JPH0310976B2 - - Google Patents
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- Publication number
- JPH0310976B2 JPH0310976B2 JP19156584A JP19156584A JPH0310976B2 JP H0310976 B2 JPH0310976 B2 JP H0310976B2 JP 19156584 A JP19156584 A JP 19156584A JP 19156584 A JP19156584 A JP 19156584A JP H0310976 B2 JPH0310976 B2 JP H0310976B2
- Authority
- JP
- Japan
- Prior art keywords
- memory access
- bus
- memory
- request
- buffer device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、プロセツサやデバイスなどの複数の
メモリアクセス要求装置により共用されるメモリ
装置のメモリアクセス制御方式に関する。
メモリアクセス要求装置により共用されるメモリ
装置のメモリアクセス制御方式に関する。
複数のプロセツサやデバイス（メモリアクセス
要求装置）により共用されるメモリ装置は、それ
らとバスを介して接続されるが、バスの効率を高
めるために、一般にバスとメモリ装置との間にバ
ツフア装置を介在させている。このようなメモリ
システムにおけるメモリアクセス制御は、次のよ
うに行われている。
要求装置）により共用されるメモリ装置は、それ
らとバスを介して接続されるが、バスの効率を高
めるために、一般にバスとメモリ装置との間にバ
ツフア装置を介在させている。このようなメモリ
システムにおけるメモリアクセス制御は、次のよ
うに行われている。
メモリアクセス要求装置からメモリアクセス要
求が出された場合、バスおよびバツフア装置が空
いていることを条件に一つのメモリアクセス要求
装置にバスの使用権が与えられ、バス使用権を与
えられたメモリアクセス要求装置のメモリアクセ
ス要求に関するアドレス、データ、リードかライ
トかの別などの情報がバスに乗せられバツフア装
置に蓄えられる。バツフア装置は複数のメモリア
クセス要求の情報を蓄積できるように構成されて
いる。バツフア装置に蓄えられた一つ以上のメモ
リアクセス要求は、その要求元やリードかライト
かによつて決まる優先順序にしたがつて順次受け
付けられ、メモリ装置に送られる。
求が出された場合、バスおよびバツフア装置が空
いていることを条件に一つのメモリアクセス要求
装置にバスの使用権が与えられ、バス使用権を与
えられたメモリアクセス要求装置のメモリアクセ
ス要求に関するアドレス、データ、リードかライ
トかの別などの情報がバスに乗せられバツフア装
置に蓄えられる。バツフア装置は複数のメモリア
クセス要求の情報を蓄積できるように構成されて
いる。バツフア装置に蓄えられた一つ以上のメモ
リアクセス要求は、その要求元やリードかライト
かによつて決まる優先順序にしたがつて順次受け
付けられ、メモリ装置に送られる。
このようなメモリアクセス制御方式では、最優
先のメモリアクセス要求（特急メモリアクセス要
求）が発生した場合、それまでに既にバツフア装
置にメモリアクセス要求が蓄えられていると、そ
のメモリアクセス要求の中の優先順位の最高のメ
モリアクセス要求よりも特急メモリアクセス要求
の受付けを優先させることはできず、その分だけ
特急メモリアクセス要求の受付け・実行が遅れる
という問題があつた。
先のメモリアクセス要求（特急メモリアクセス要
求）が発生した場合、それまでに既にバツフア装
置にメモリアクセス要求が蓄えられていると、そ
のメモリアクセス要求の中の優先順位の最高のメ
モリアクセス要求よりも特急メモリアクセス要求
の受付けを優先させることはできず、その分だけ
特急メモリアクセス要求の受付け・実行が遅れる
という問題があつた。
また、メモリアクセス要求の優先処理に関する
先行技術としては、メモリアクセス要求、および
その要求の許容待ち時間と要求発行時刻との加算
情報を１組としてスタツクし、スタツクされたメ
モリアクセス要求の中から、その加算情報の値が
最小のものから順に受け付けてメモリ装置へ送出
するメモリアクセス制御方式が知られている（特
開昭56−79354号）。
先行技術としては、メモリアクセス要求、および
その要求の許容待ち時間と要求発行時刻との加算
情報を１組としてスタツクし、スタツクされたメ
モリアクセス要求の中から、その加算情報の値が
最小のものから順に受け付けてメモリ装置へ送出
するメモリアクセス制御方式が知られている（特
開昭56−79354号）。
本発明の目的は、バスおよびバツフア装置を介
してメモリ装置が複数のメモリアクセス要求装置
と接続されるメモリシステムにおいて、最高順位
のメモリアクセス要求装置からの特急メモリアク
セス要求を従来よりも迅速に受付け処理できるメ
モリアクセス制御方式を提供することにある。
してメモリ装置が複数のメモリアクセス要求装置
と接続されるメモリシステムにおいて、最高順位
のメモリアクセス要求装置からの特急メモリアク
セス要求を従来よりも迅速に受付け処理できるメ
モリアクセス制御方式を提供することにある。
本発明は、複数のメモリアクセス要求装置がバ
スとバツフア装置を介してメモリ装置に接続され
たメモリシステムにおいて、優先順位が最高の特
定のメモリアクセス要求装置にバスの使用を許可
したとき、その特定メモリアクセス要求装置から
のメモリアクセス要求（特急メモリアクセス要
求）の情報がバツフア装置に蓄えられるまで、バ
ツフア装置に蓄えられたメモリアクセス要求を優
先順位に従つて受け付けるメモリ受付け回路の動
作を抑止せしめることにより、特急メモリアクセ
ス要求を先行のメモリアクセス要求より優先して
受け付け処理させようとするものである。
スとバツフア装置を介してメモリ装置に接続され
たメモリシステムにおいて、優先順位が最高の特
定のメモリアクセス要求装置にバスの使用を許可
したとき、その特定メモリアクセス要求装置から
のメモリアクセス要求（特急メモリアクセス要
求）の情報がバツフア装置に蓄えられるまで、バ
ツフア装置に蓄えられたメモリアクセス要求を優
先順位に従つて受け付けるメモリ受付け回路の動
作を抑止せしめることにより、特急メモリアクセ
ス要求を先行のメモリアクセス要求より優先して
受け付け処理させようとするものである。
以下、本発明の一実施例について図を参照して
説明する。第１図において、１，２，３はメモリ
アクセス要求装置（プロセツサまたはデバイス）
であり、バス１０を介してバツフア装置５に接続
されている。このバツフア装置５は、アドレス、
データなどのメモリアクセス要求情報を蓄えるた
めの複数のレジスタ５１〜６１を備えている。バ
ツフア装置５は、メモリバス２０によりメモリ装
置９に接続されている。メモリバス２０はメモリ
アクセスに必要なアドレス、データおよび制御信
号から成る。
説明する。第１図において、１，２，３はメモリ
アクセス要求装置（プロセツサまたはデバイス）
であり、バス１０を介してバツフア装置５に接続
されている。このバツフア装置５は、アドレス、
データなどのメモリアクセス要求情報を蓄えるた
めの複数のレジスタ５１〜６１を備えている。バ
ツフア装置５は、メモリバス２０によりメモリ装
置９に接続されている。メモリバス２０はメモリ
アクセスに必要なアドレス、データおよび制御信
号から成る。
４はメモリアクセス要求装置１，２，３のバス
１０の使用権を選択的に与えるバス受付け回路で
ある。メモリアクセス要求装置１，２，３は、バ
ス受付け回路４に対するバス要求信号１１，２
１，３１を持つており、それぞれメモリアクセス
要求が生じた場合にバス要求信号１１，２１，３
１をオンする。バス受付け回路４は、バツフア装
置５の空き信号５３がオンしており（バツフア装
置５内のレジスタ５１〜６１に空きがある）、か
つ図示しないバス空き状態またはバスストローブ
線（メモリアクセス要求装置がバス１０上の情報
を乗せていることを示す信号線）がオフしている
場合、バス要求信号１１，２１，３１の一つ以上
がオンすると、そのオンしたバス要求信号から予
め定められた優先順序にしたがつて一つを受け付
け、受付け許可信号１２，２２，３２の中の受け
付けたバス要求信号を発したメモリアクセス要求
装置に対する受付け許可信号をオンする。バス受
付け回路４により受け付けられた、つまりバス１
０の使用権を与えられたメモリアクセス要求装置
はメモリアクセス要求情報をバス１０に乗せ、そ
のメモリアクセス要求情報はバツフア装置５内の
レジスタ５１〜６１中の空いている一つに蓄えら
れる。
１０の使用権を選択的に与えるバス受付け回路で
ある。メモリアクセス要求装置１，２，３は、バ
ス受付け回路４に対するバス要求信号１１，２
１，３１を持つており、それぞれメモリアクセス
要求が生じた場合にバス要求信号１１，２１，３
１をオンする。バス受付け回路４は、バツフア装
置５の空き信号５３がオンしており（バツフア装
置５内のレジスタ５１〜６１に空きがある）、か
つ図示しないバス空き状態またはバスストローブ
線（メモリアクセス要求装置がバス１０上の情報
を乗せていることを示す信号線）がオフしている
場合、バス要求信号１１，２１，３１の一つ以上
がオンすると、そのオンしたバス要求信号から予
め定められた優先順序にしたがつて一つを受け付
け、受付け許可信号１２，２２，３２の中の受け
付けたバス要求信号を発したメモリアクセス要求
装置に対する受付け許可信号をオンする。バス受
付け回路４により受け付けられた、つまりバス１
０の使用権を与えられたメモリアクセス要求装置
はメモリアクセス要求情報をバス１０に乗せ、そ
のメモリアクセス要求情報はバツフア装置５内の
レジスタ５１〜６１中の空いている一つに蓄えら
れる。
７はメモリ受付け回路であり、バツフア装置５
内のレジスタ５１〜６１からのメモリ要求信号５
２〜６２により、レジスタ５１〜６１に蓄えられ
たメモリアクセス要求を認識し、それらのメモリ
アクセス要求から予め定められた順序に従つて一
つを選択して受け付け、そのメモリアクセス要求
の情報をメモリバス２０に載せるように受付け制
御線８によりバス２０を制御する。ただし、受付
け許可信号３２がオンした場合、メモリ受付け回
路７は動作が一時的に抑止される。
内のレジスタ５１〜６１からのメモリ要求信号５
２〜６２により、レジスタ５１〜６１に蓄えられ
たメモリアクセス要求を認識し、それらのメモリ
アクセス要求から予め定められた順序に従つて一
つを選択して受け付け、そのメモリアクセス要求
の情報をメモリバス２０に載せるように受付け制
御線８によりバス２０を制御する。ただし、受付
け許可信号３２がオンした場合、メモリ受付け回
路７は動作が一時的に抑止される。
次に動作を説明する。なお、メモリアクセス要
求装置１は最高の優先順位が与えられており、そ
のメモリアクセス要求は特急メモリアクセス要求
として処理される。
求装置１は最高の優先順位が与えられており、そ
のメモリアクセス要求は特急メモリアクセス要求
として処理される。
例えばメモリアクセス要求装置２，３で同時に
メモリアクセス要求が発生し、バス要求信号２
１，３１がオンしたとする。この場合、バス１０
が空き状態であり、またバツフア装置５のレジス
タ５１〜６１の何れかが空いていれば、バス受付
け回路４は一方のメモリアクセス要求装置（例え
ば２とする）のバス要求を受け付け、受付け許可
信号２２をオンする。バス使用を許可されたメモ
リアクセス要求装置２は、そのメモリアクセス要
求の情報をバス１０に乗せる。このメモリアクセ
ス要求情報は、バツフア装置５内のレジスタ５１
〜６１中の空いている一つに蓄えられる。メモリ
受付け回路７は、バツフア装置５に蓄えられたた
メモリアクセス要求中の一つを受け付け、そのメ
モリアクセス要求の情報をメモリバス２０に乗せ
てメモリ装置９へ与え、メモリアクセス動作を行
わせる。そのメモリアクセスがリードの場合、読
み出しデータはメモリバス２０、バツフア装置５
およびバス１０を経由して、要求を発行したメモ
リアクセス要求装置へ転送される。メモリアクセ
スがライトの場合、バツフア装置５に蓄えられた
ライトデータがメモリ装置９に書き込まれる。メ
モリアクセス動作が終了すると、バツフア装置５
内のアクセス要求状態はリセツトされる。
メモリアクセス要求が発生し、バス要求信号２
１，３１がオンしたとする。この場合、バス１０
が空き状態であり、またバツフア装置５のレジス
タ５１〜６１の何れかが空いていれば、バス受付
け回路４は一方のメモリアクセス要求装置（例え
ば２とする）のバス要求を受け付け、受付け許可
信号２２をオンする。バス使用を許可されたメモ
リアクセス要求装置２は、そのメモリアクセス要
求の情報をバス１０に乗せる。このメモリアクセ
ス要求情報は、バツフア装置５内のレジスタ５１
〜６１中の空いている一つに蓄えられる。メモリ
受付け回路７は、バツフア装置５に蓄えられたた
メモリアクセス要求中の一つを受け付け、そのメ
モリアクセス要求の情報をメモリバス２０に乗せ
てメモリ装置９へ与え、メモリアクセス動作を行
わせる。そのメモリアクセスがリードの場合、読
み出しデータはメモリバス２０、バツフア装置５
およびバス１０を経由して、要求を発行したメモ
リアクセス要求装置へ転送される。メモリアクセ
スがライトの場合、バツフア装置５に蓄えられた
ライトデータがメモリ装置９に書き込まれる。メ
モリアクセス動作が終了すると、バツフア装置５
内のアクセス要求状態はリセツトされる。
以上は特急メモリアクセス以外の通常のメモリ
アクセス動作である。次に、特急メモリアクセス
要求動作について説明する。
アクセス動作である。次に、特急メモリアクセス
要求動作について説明する。
メモリアクセス要求装置１で特急メモリアクセ
ス要求が発生し、バス要求信号１１がオンした場
合、他のバス要求信号２１，３１が同時にオンし
てもメモリアクセス要求装置１の要求を優先して
受け付け、受付け許可信号１２をオンする。この
受付け許可信号１２のオンにより、メモリ受付け
回路７は動作が抑止され、その時にバツフア装置
５内に受付けを待つているメモリアクセス要求が
存在しても、その受付けは保留される。
ス要求が発生し、バス要求信号１１がオンした場
合、他のバス要求信号２１，３１が同時にオンし
てもメモリアクセス要求装置１の要求を優先して
受け付け、受付け許可信号１２をオンする。この
受付け許可信号１２のオンにより、メモリ受付け
回路７は動作が抑止され、その時にバツフア装置
５内に受付けを待つているメモリアクセス要求が
存在しても、その受付けは保留される。
特急メモリアクセス要求の情報がバス１０を通
じてバツフア装置５に蓄えられ、バス受付け回路
４により受付け許可信号１２がオフされると、メ
モリ受付け回路７は抑止が解かれ、バツフア装置
５内の要求の受付けを行う。特急メモリアクセス
要求は最高の優先順位が与えられているから、特
急メモリアクセス要求は、バツフア装置５内に他
のメモリアクセス要求があつても、それらに優先
して受け付けられる。
じてバツフア装置５に蓄えられ、バス受付け回路
４により受付け許可信号１２がオフされると、メ
モリ受付け回路７は抑止が解かれ、バツフア装置
５内の要求の受付けを行う。特急メモリアクセス
要求は最高の優先順位が与えられているから、特
急メモリアクセス要求は、バツフア装置５内に他
のメモリアクセス要求があつても、それらに優先
して受け付けられる。
以上、一実施例について説明したが、本発明は
それだけに限定されるものではなく、種々変形し
て実施できることは勿論である。
それだけに限定されるものではなく、種々変形し
て実施できることは勿論である。
以上説明したように、本発明によれば、特急メ
モリアクセス要求は先行するメモリアクセス要求
より優先して受け付けられるため、特急メモリア
クセス要求を従来よりも迅速に処理できるという
効果が得られる。
モリアクセス要求は先行するメモリアクセス要求
より優先して受け付けられるため、特急メモリア
クセス要求を従来よりも迅速に処理できるという
効果が得られる。
第１図は本発明の一実施例を示すブロツク図で
ある。 １，２，３……メモリアクセス要求装置、４…
…バス受付け回路、５……バツフア装置、７……
メモリ受付け回路、９……メモリ装置、１０……
バス、１１，２１，３１……バ要求信号、１２，
２２，３２……受付け許可信号、２０……メモリ
バス、５１〜６１……レジスタ、５２〜６２……
メモリ要求信号。
ある。 １，２，３……メモリアクセス要求装置、４…
…バス受付け回路、５……バツフア装置、７……
メモリ受付け回路、９……メモリ装置、１０……
バス、１１，２１，３１……バ要求信号、１２，
２２，３２……受付け許可信号、２０……メモリ
バス、５１〜６１……レジスタ、５２〜６２……
メモリ要求信号。
Claims (1)
- １ 複数のメモリアクセス要求装置にバスを介し
て接続されたバツフア装置と、該バツフア装置に
接続されたメモリ装置と、該メモリアクセス要求
装置からのバス使用要求を優先順位に従つて受け
付け、受け付けた一つのメモリアクセス要求装置
のメモリアクセス要求情報を該バスを介して該バ
ツフア装置に転送させるバス受付け回路と、該バ
ツフア装置に蓄えられたメモリアクセス要求情報
を優先順位に従い選択して該メモリ装置へ送出せ
しめるメモリ受付け回路とを備え、該メモリアク
セス要求装置中の優先順位が最高の特定のメモリ
アクセス要求装置からのバス使用要求が該バス受
付け回路により受け付けられた場合、該特定メモ
リアクセス要求装置からのメモリアクセス要求情
報が該バツフア装置に蓄えられるまで該メモリ受
付け回路の動作を抑止するようにして成ることを
特徴とするメモリアクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19156584A JPS6170650A (ja) | 1984-09-14 | 1984-09-14 | メモリアクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19156584A JPS6170650A (ja) | 1984-09-14 | 1984-09-14 | メモリアクセス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6170650A JPS6170650A (ja) | 1986-04-11 |
| JPH0310976B2 true JPH0310976B2 (ja) | 1991-02-14 |
Family
ID=16276782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19156584A Granted JPS6170650A (ja) | 1984-09-14 | 1984-09-14 | メモリアクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6170650A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR980004877A (ko) | 1996-06-24 | 1998-03-30 | 김광호 | 메모리 억세스를 위한 우선순위 제어장치 및 방법 |
-
1984
- 1984-09-14 JP JP19156584A patent/JPS6170650A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6170650A (ja) | 1986-04-11 |
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