JPH0310977B2 - - Google Patents
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- Publication number
- JPH0310977B2 JPH0310977B2 JP59236045A JP23604584A JPH0310977B2 JP H0310977 B2 JPH0310977 B2 JP H0310977B2 JP 59236045 A JP59236045 A JP 59236045A JP 23604584 A JP23604584 A JP 23604584A JP H0310977 B2 JPH0310977 B2 JP H0310977B2
- Authority
- JP
- Japan
- Prior art keywords
- memory access
- storage devices
- data
- storage device
- processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
- F02—COMBUSTION ENGINES; HOT-GAS OR COMBUSTION-PRODUCT ENGINE PLANTS
- F02B—INTERNAL-COMBUSTION PISTON ENGINES; COMBUSTION ENGINES IN GENERAL
- F02B75/00—Other engines
- F02B75/02—Engines characterised by their cycles, e.g. six-stroke
- F02B2075/022—Engines characterised by their cycles, e.g. six-stroke having less than six strokes per cycle
- F02B2075/025—Engines characterised by their cycles, e.g. six-stroke having less than six strokes per cycle two
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、データ処理装置に関し、特にデータ
処理装置のメモリアクセスに関連した改良に関す
る。
処理装置のメモリアクセスに関連した改良に関す
る。
一般に従来のデータ処理装置では、１つのメモ
リアクセス回路により記憶装置をアクセスして命
令のリード、データのリードまたはライトを行う
ため、命令の実行時間は記憶装置のアクセス時間
とアクセス回数との積および内部処理時間により
決定される。そこで、多段先行制御などによる内
部処理の高速化、およびキヤツシユメモリの導入
によるメモリアクセス時間の短縮により、処理の
高速化を図つている。しかし、一層の高速化が望
まれている。なお、このようなデータ処理装置に
関しては、例えば(株)産報、萓島興二著「電子計算
機の方式設計」の第３章に詳細な記述がみられ
る。
リアクセス回路により記憶装置をアクセスして命
令のリード、データのリードまたはライトを行う
ため、命令の実行時間は記憶装置のアクセス時間
とアクセス回数との積および内部処理時間により
決定される。そこで、多段先行制御などによる内
部処理の高速化、およびキヤツシユメモリの導入
によるメモリアクセス時間の短縮により、処理の
高速化を図つている。しかし、一層の高速化が望
まれている。なお、このようなデータ処理装置に
関しては、例えば(株)産報、萓島興二著「電子計算
機の方式設計」の第３章に詳細な記述がみられ
る。
本発明の目的は、データ処理装置の一層の高速
化を実現する手段を提供することにある。
化を実現する手段を提供することにある。
本発明によるデータ処理装置は、一層の処理の
高速化を実現するため、プログラムから見て同一
メモリ空間の記憶装置を物理的に分離可能とし、
各々、独立のメモリアクセス回路を設けたことを
骨子とする。
高速化を実現するため、プログラムから見て同一
メモリ空間の記憶装置を物理的に分離可能とし、
各々、独立のメモリアクセス回路を設けたことを
骨子とする。
ところで、記憶装置の分離によつては、該記憶
装置の分離損が生じることがある。そこで、本発
明では、記憶装置の分離、統合を識別する手段
と、メモリアクセス回路間を相互接続することを
可能とする手段と、メモリアクセス回路の競合整
理を行う手段を設けて、処理能力がそれほど必要
としない場合には、記憶装置を統合することによ
つて経済的なシステムを達成できるようにしたも
のである。
装置の分離損が生じることがある。そこで、本発
明では、記憶装置の分離、統合を識別する手段
と、メモリアクセス回路間を相互接続することを
可能とする手段と、メモリアクセス回路の競合整
理を行う手段を設けて、処理能力がそれほど必要
としない場合には、記憶装置を統合することによ
つて経済的なシステムを達成できるようにしたも
のである。
以下、本発明の実施例について図面を参照しつ
つ説明する。
つ説明する。
第１図は、本発明の一実施例を示す概略ブロツ
ク図である。この図において、１は処理装置
（CPU）であり、順序制御部（SEQ）１−１、演
算部（ALU）１−２および制御部（CTL）１−
３から成る。２と３は同一メモリ空間（プログラ
ムから見て）の物理的に分離された記憶装置
（MM）である。本実施例においては、第２図に
示されるように、一方の記憶装置（MM）２にプ
ログラムの命令が格納され、データは他方の記憶
装置（MM）３に格納される。処理装置１は記憶
装置２から命令を読み込み、その命令のオペラン
ドアドレスで指定されたデータ（記憶装置３内）
に対して、命令の命令コードで示される演算など
を実行する。
ク図である。この図において、１は処理装置
（CPU）であり、順序制御部（SEQ）１−１、演
算部（ALU）１−２および制御部（CTL）１−
３から成る。２と３は同一メモリ空間（プログラ
ムから見て）の物理的に分離された記憶装置
（MM）である。本実施例においては、第２図に
示されるように、一方の記憶装置（MM）２にプ
ログラムの命令が格納され、データは他方の記憶
装置（MM）３に格納される。処理装置１は記憶
装置２から命令を読み込み、その命令のオペラン
ドアドレスで指定されたデータ（記憶装置３内）
に対して、命令の命令コードで示される演算など
を実行する。
再び第１図において、順序制御部１−１は、プ
ログラムの実行番地を指定するプログラムカウン
タ、その更新回路、プログラムカウンタにより指
定される記憶装置２の番地から命令を読み出すメ
モリアクセス回路４などから成る。演算部１−２
は記憶装置２から読み込まれた命令を実行する部
分であり、アキユムレータ、演算器、記憶装置３
にデータを読み書きするメモリアクセス回路５な
どから成る。制御部１−３は、処理装置１内の各
種タイミングを発生する回路、記憶装置２から読
み込まれた命令を解読する命令デコーダ、順序制
御部１−１と演算部１−２の制御回路などから成
り、処理装置１の全体を制御する。
ログラムの実行番地を指定するプログラムカウン
タ、その更新回路、プログラムカウンタにより指
定される記憶装置２の番地から命令を読み出すメ
モリアクセス回路４などから成る。演算部１−２
は記憶装置２から読み込まれた命令を実行する部
分であり、アキユムレータ、演算器、記憶装置３
にデータを読み書きするメモリアクセス回路５な
どから成る。制御部１−３は、処理装置１内の各
種タイミングを発生する回路、記憶装置２から読
み込まれた命令を解読する命令デコーダ、順序制
御部１−１と演算部１−２の制御回路などから成
り、処理装置１の全体を制御する。
第３図は、処理装置１の命令実行タイミングを
示している。この図を参照しながら説明すれば、
命令の実行は最小タイミングであるサイクルSo，
So+1，So+2により行われ、サイクル時間は処理装
置１の内部処理時間である。記憶装置２，３はア
クセスタイムがサイクル時間より短い記憶装置が
選ばれている。各サイクルにおいて、順序制御部
１−１はメモリアクセス回路４によつて番地ｎ，
ｎ＋１，ｎ＋２，…の命令を記憶装置２から順次
読み込み（命令リード）、演算部１−２はそれら
命令の内部処理を行い、メモリアクセス回路５に
より記憶装置３に対しデータの読み出しまたは書
き込みを行う（データリード／ライト）。第３図
より明らかなように、命令リードから内部処理ま
では周知のパイプライン制御であり、一方プログ
ラム・データのリード／ライトは内部処理と同一
サイクルで実行される。したがつて、実質的に命
令を１サイクルで実行でき、処理速度を大幅に向
上できる。
示している。この図を参照しながら説明すれば、
命令の実行は最小タイミングであるサイクルSo，
So+1，So+2により行われ、サイクル時間は処理装
置１の内部処理時間である。記憶装置２，３はア
クセスタイムがサイクル時間より短い記憶装置が
選ばれている。各サイクルにおいて、順序制御部
１−１はメモリアクセス回路４によつて番地ｎ，
ｎ＋１，ｎ＋２，…の命令を記憶装置２から順次
読み込み（命令リード）、演算部１−２はそれら
命令の内部処理を行い、メモリアクセス回路５に
より記憶装置３に対しデータの読み出しまたは書
き込みを行う（データリード／ライト）。第３図
より明らかなように、命令リードから内部処理ま
では周知のパイプライン制御であり、一方プログ
ラム・データのリード／ライトは内部処理と同一
サイクルで実行される。したがつて、実質的に命
令を１サイクルで実行でき、処理速度を大幅に向
上できる。
さて、前述のように、記憶装置を物理的に分割
ると高速処理が可能であるが、記憶装置が１台の
場合に比べ装置が高価になりやすく、また記憶装
置の分割損が生じることがある。したがつて、高
速性を必要としない場合は、記憶装置を１台に統
合してデータ処理を実行できる構成が望まれる。
本実施例は、そのような構成になつている。これ
について第４図により説明する。
ると高速処理が可能であるが、記憶装置が１台の
場合に比べ装置が高価になりやすく、また記憶装
置の分割損が生じることがある。したがつて、高
速性を必要としない場合は、記憶装置を１台に統
合してデータ処理を実行できる構成が望まれる。
本実施例は、そのような構成になつている。これ
について第４図により説明する。
第４図は、処理装置１内部の記憶装置と関連す
る部分の概略ブロツク図である。この図におい
て、６はメモリアクセス回路４，５からのメモリ
アクセス要求の競合を整理するための競合回路で
ある。この競合回路６の入力端子７は、記憶装置
が第１図に示されるように分離している場合に
“１”レベルが与えられ、記憶装置が１つに統合
されている場合（第４図の場合）に“０”レベル
が与られる。順序制御部１−１には、アドレス用
のスリーステート・ドライバ８と、リードデータ
用のバツフア９が設けられている。同様に演算部
１−２には、アドレス用のスリーステート・ドラ
イバ１１、ライトデータ用のドライバ１２、およ
びリードデータ用のバツフア１３が設けられてい
る。アドレス用ドライバ８，１１をスリーステー
ト型にしたのは、後述のように記憶装置を統合す
る場合に相互に結線できるようにするためであ
る。
る部分の概略ブロツク図である。この図におい
て、６はメモリアクセス回路４，５からのメモリ
アクセス要求の競合を整理するための競合回路で
ある。この競合回路６の入力端子７は、記憶装置
が第１図に示されるように分離している場合に
“１”レベルが与えられ、記憶装置が１つに統合
されている場合（第４図の場合）に“０”レベル
が与られる。順序制御部１−１には、アドレス用
のスリーステート・ドライバ８と、リードデータ
用のバツフア９が設けられている。同様に演算部
１−２には、アドレス用のスリーステート・ドラ
イバ１１、ライトデータ用のドライバ１２、およ
びリードデータ用のバツフア１３が設けられてい
る。アドレス用ドライバ８，１１をスリーステー
ト型にしたのは、後述のように記憶装置を統合す
る場合に相互に結線できるようにするためであ
る。
次に、記憶装置を統合した場合の動作を設明す
る。この場合、図示のように、順序制御部１−１
のアドレス出力端子１５と演算部１−２のアドレ
ス出力端子１６、および順序制御部１−１のリー
ドデータ入力端子１７と演算部１−２のリードデ
ータ入力端子１８はそれぞれ結線Ｌ１，Ｌ２さ
れ、統合記憶装置３０のアドレス入力端子とデー
タ出力端子に共通接続される。ライトデータ出力
端子１９は統合記憶装置３０のデータ入力端子に
接続される。また、端子７には“０”レベルが印
加される。
る。この場合、図示のように、順序制御部１−１
のアドレス出力端子１５と演算部１−２のアドレ
ス出力端子１６、および順序制御部１−１のリー
ドデータ入力端子１７と演算部１−２のリードデ
ータ入力端子１８はそれぞれ結線Ｌ１，Ｌ２さ
れ、統合記憶装置３０のアドレス入力端子とデー
タ出力端子に共通接続される。ライトデータ出力
端子１９は統合記憶装置３０のデータ入力端子に
接続される。また、端子７には“０”レベルが印
加される。
メモリアクセス回路４，５は、メモリアクセス
要求が生じると競合回路６への信号４−１，５−
１をそれぞれオンする。例えば一方の信号４−１
（または５−１）だけがオンしたとする。この場
合、競合回路６は、統合記憶装置３０のアクセス
が可能となつた時点で、要求が発生している一方
のメモリアクセス回路４（または５）に対する信
号４−２（または５−２）をオンし、そのメモリ
アクセス要求を許可する。許可されたメモリアク
セス回路４（または５）は信号４−３（または５
−３）をオンし、アドレス用バツフア８（または
１１）を活性化し、アドレスを統合記憶装置３０
へ送出する。メモリアクセス要求がデータリード
要求の場合は、統合記憶装置３０からのリードデ
ータはバツフア９（または１３）を通じて順序制
御部１−１（または演算部１−２）に読み込まれ
る。メモリアクセス回路５の要求が許可され、そ
の要求がデータライト要求の場合は、ドライバ１
２を介してライトデータが統合記憶装置３０に与
えられ書き込まれる。
要求が生じると競合回路６への信号４−１，５−
１をそれぞれオンする。例えば一方の信号４−１
（または５−１）だけがオンしたとする。この場
合、競合回路６は、統合記憶装置３０のアクセス
が可能となつた時点で、要求が発生している一方
のメモリアクセス回路４（または５）に対する信
号４−２（または５−２）をオンし、そのメモリ
アクセス要求を許可する。許可されたメモリアク
セス回路４（または５）は信号４−３（または５
−３）をオンし、アドレス用バツフア８（または
１１）を活性化し、アドレスを統合記憶装置３０
へ送出する。メモリアクセス要求がデータリード
要求の場合は、統合記憶装置３０からのリードデ
ータはバツフア９（または１３）を通じて順序制
御部１−１（または演算部１−２）に読み込まれ
る。メモリアクセス回路５の要求が許可され、そ
の要求がデータライト要求の場合は、ドライバ１
２を介してライトデータが統合記憶装置３０に与
えられ書き込まれる。
メモリアクセス回路４，５で同時にメモリアク
セス要求が発生し、信号４−１，５−１が同時に
オンした場合は、競合回路６は両要求の競合を整
理し、一方のメモリアクセス回路４または５に対
してだけ信号４−２または５−２をオンして要求
を許可する。
セス要求が発生し、信号４−１，５−１が同時に
オンした場合は、競合回路６は両要求の競合を整
理し、一方のメモリアクセス回路４または５に対
してだけ信号４−２または５−２をオンして要求
を許可する。
このように記憶装置を統合した場合、メモリア
クセス回路４，５は同時にはメモリアクセスを実
行できない。したがつて命令の実行タイミングは
第５図に示すようになり、命令実行時間は２サイ
クル時間となる。
クセス回路４，５は同時にはメモリアクセスを実
行できない。したがつて命令の実行タイミングは
第５図に示すようになり、命令実行時間は２サイ
クル時間となる。
記憶装置を第１図に示すように分離する場合、
順序制御部１−１のアドレス出力端子１５とリー
ドデータ入力端子１７は一方の記憶装置２に接続
され、演算部１−２のアドレス出力端子１６、ラ
イトデータ出力端子１９およびリードデータ入力
端子１８は他方の記憶装置３に接続され、競合回
路６の入力端子には“１”レベルが与えられる。
この場合、競合回路６は信号４−２，５−２を常
にオンする。したがつて、各メモリアクセス回路
４，５は常時メモリアクセスを許可された状態に
なり、したがつて、それぞれ独立に記憶装置２，
３を随時アクセスし得る。
順序制御部１−１のアドレス出力端子１５とリー
ドデータ入力端子１７は一方の記憶装置２に接続
され、演算部１−２のアドレス出力端子１６、ラ
イトデータ出力端子１９およびリードデータ入力
端子１８は他方の記憶装置３に接続され、競合回
路６の入力端子には“１”レベルが与えられる。
この場合、競合回路６は信号４−２，５−２を常
にオンする。したがつて、各メモリアクセス回路
４，５は常時メモリアクセスを許可された状態に
なり、したがつて、それぞれ独立に記憶装置２，
３を随時アクセスし得る。
以上述べたように、本実施例においては、記憶
装置を分離することにより処理の高速化を達成で
き、また高速化をそれほど必要としない場合は記
憶装置を統合し、経済的なシステムを構成でき
る。
装置を分離することにより処理の高速化を達成で
き、また高速化をそれほど必要としない場合は記
憶装置を統合し、経済的なシステムを構成でき
る。
なお、順序制御部１−１側もデータライトを行
い得るようにしてもよい。この場合、ライトデー
タ用ドライバをスリーステート型とし、記憶装置
の統合時に同ドライバの出力間を統合可能とすれ
ば、前述のような記憶装置の分離・統合を行うこ
とができる。
い得るようにしてもよい。この場合、ライトデー
タ用ドライバをスリーステート型とし、記憶装置
の統合時に同ドライバの出力間を統合可能とすれ
ば、前述のような記憶装置の分離・統合を行うこ
とができる。
以上説明したように、本発明によれば、分離さ
れた記憶装置に対して例えば命令リードとプログ
ラムデータのアクセスを並行して実行できるた
め、命令実行時間の短縮が実現でき、より高速な
データ処理装置の実現が可能となる。また、デー
タ処理装置の処理能力をさほど必要としない場合
には記憶装置の統合により、経済的なシステムが
実現可能となる。
れた記憶装置に対して例えば命令リードとプログ
ラムデータのアクセスを並行して実行できるた
め、命令実行時間の短縮が実現でき、より高速な
データ処理装置の実現が可能となる。また、デー
タ処理装置の処理能力をさほど必要としない場合
には記憶装置の統合により、経済的なシステムが
実現可能となる。
第１図は本発明の一実施例を示す概略ブロツク
図、第２図は記憶装置の分離の説明図、第３図は
記憶装置を分離した場合の命令実行タイミングを
示すタイミング図、第４図は処理装置内部の要部
構成を示すブロツク図、第５図は記憶装置を統合
した場合の命令実行タイミングを示すタイミング
図である。 １……処理装置（CPU）、１−１……順序制御
部（SEQ）、１−２……演算部（ALU）、１−３
……制御部（CTL）、２，３……分離された記憶
装置、４，５……メモリアクセス回路、６……競
合回路、８，１１……アドレス用スリーステー
ト・ドライバ、９，１３……リードデータ用バツ
フア、１２……ライトデータ用ドライバ、３０…
…統合記憶装置。
図、第２図は記憶装置の分離の説明図、第３図は
記憶装置を分離した場合の命令実行タイミングを
示すタイミング図、第４図は処理装置内部の要部
構成を示すブロツク図、第５図は記憶装置を統合
した場合の命令実行タイミングを示すタイミング
図である。 １……処理装置（CPU）、１−１……順序制御
部（SEQ）、１−２……演算部（ALU）、１−３
……制御部（CTL）、２，３……分離された記憶
装置、４，５……メモリアクセス回路、６……競
合回路、８，１１……アドレス用スリーステー
ト・ドライバ、９，１３……リードデータ用バツ
フア、１２……ライトデータ用ドライバ、３０…
…統合記憶装置。
Claims (1)
- 【特許請求の範囲】 １ プログラムから見て同一メモリ空間の記憶装
置を分離可能とし、各々、独立のメモリアクセス
回路を設けてなるデータ処理装置であつて、 前記記憶装置の分離、統合を識別する第１の手
段と、前記メモリアクセス回路間を相互接続する
ことを可能とする第２の手段と、前記メモリアク
セス回路間の競合を整理する第３の手段を有する
ことを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23604584A JPS61115153A (ja) | 1984-11-09 | 1984-11-09 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23604584A JPS61115153A (ja) | 1984-11-09 | 1984-11-09 | デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61115153A JPS61115153A (ja) | 1986-06-02 |
| JPH0310977B2 true JPH0310977B2 (ja) | 1991-02-14 |
Family
ID=16994939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23604584A Granted JPS61115153A (ja) | 1984-11-09 | 1984-11-09 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61115153A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01134546A (ja) * | 1987-11-19 | 1989-05-26 | Nec Corp | 演算処理装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4079455A (en) * | 1976-12-13 | 1978-03-14 | Rca Corporation | Microprocessor architecture |
| JPS57203154A (en) * | 1981-06-10 | 1982-12-13 | Matsushita Electric Ind Co Ltd | Microcomputer |
-
1984
- 1984-11-09 JP JP23604584A patent/JPS61115153A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61115153A (ja) | 1986-06-02 |
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