JPH03110478A

JPH03110478A - 半導体加速度センサの製造方法

Info

Publication number: JPH03110478A
Application number: JP24880289A
Authority: JP
Inventors: Hideo Muro; 室　英夫; Hiroyuki Kaneko; 金子　洋之
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 1989-09-25
Filing date: 1989-09-25
Publication date: 1991-05-10
Anticipated expiration: 2012-04-16
Also published as: JP2600393B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）この発明は、車両等の加速度をピエゾ抵抗の変化により
検出するようにした半導体加速度センサに係わり、特に
バッチ処理で形成できるストッパ内蔵形の半導体加速度
センサの製造方法に関する。

（従来の技術）従来の半導体加速度センサとしては、例えば第６図、第
７図に示すようなものが有る。このセンサについては、
ＩＥＥＥ　　ＴＲＡＮＳ、ｖｏｌ。

ＥＤ−２６ＤＥＣ，１９７９，“Ａ　　Ｂａｔｃｈ−Ｆ
ａｂｒｉｃａｔｅｄ　　５ｉｌｉｃｏｎ　　Ａｃｃｅｌ
ｅｒｏｍｅｔｅｒ’″に詳しく述べられている。

図中、ｌは固定部４を有するＰ形シリコン基板で、シリ
コン基板１は選択的なエツチングにより溝１０の部分が
取り除かれ、固定部４の所定位置には肉薄の片持梁２が
固定され、その目出端部には略正方形の重り部３が設け
られている。片持梁２の」二面にはピエゾ抵抗５が形成
されていて、重り部３に加わる加速度により片持梁２が
撓んだ時、その応力によってピエゾ抵抗５の抵抗値が変
化するようになっている。また固定部４の片持梁２に近
い部分の上面にもピエゾ抵抗５と同一構造の抵抗６が形
成されていて、これらピエゾ抵抗５と補償抵抗６は互い
に接続されてブリッジ回路を構成している。このような
構造のシリコン基板１は、ＩＣの製造プロセスによりバ
ッチ処理で作ることができる。

第６図中の７，８はそれぞれ重り部３の」二、下側に設
けた」二部、下部のストッパであって、両ストッパ７．
８によって重り部３の」二部方向への変位を制限するこ
とにより、過大な加速度に対する片持梁２の応力破壊を
防止するようになっている。

９は」二部ブリッジ回路に接続されたリード線で、圧電
出力を外部へ取り出すために設けられたものである。

以下に、このシリコン基板１の製造プロセスの一例を第
８図（ａ）〜（ｄ）に基づいて簡単に説明する。

まずＰ形（１００）シリコン基板１１上にＮ形エピタキ
シャル層１２を成長させ、このエピタキシャル層１２表
面の一部からＰ形素７分離拡散領域１３をシリコン基板
１１に達するように形成する。このＰ形素子分離拡散領
域１３は第７図に示すように重り部３を取り囲むように
形成する（同図（ａ））。

次にボロンのイオン注入等によりエピタキシャル層１２
の所定位置にＰ形ピエゾ抵抗１５を〈１１０〉方向に形
成し、エピタキシャル層１２の」−には５ｉ０２膜１４
を形成する。一方、シリコン基板１１の裏面にはＳ　ｉ
　３　Ｎ４等よりなる耐エツチング膜１６を被着してパ
ターンニングする（同図（ｂ））、この後、５ｉ０２膜１４のピエゾ抵抗１５に対応する位
置にコンタクト・エツチングおよび配線電極１７の形成
を行う（同図（Ｃ））。

最後に、Ｎ形エピタキシャル層１２を正電位にバイアス
しながら、シリコン基板１１をＫ　ＯＨ。

ヒドラジン等の異方性アルカリ・エツチング液によりシ
リコン・エツチングする。これにより、Ｐ形シリコン基
板１１は（１１１）面を残すようにエツチングが進行し
、特にＰ形素子分離拡散領域１３の部分ではその表面ま
でエツチングが施される。一方、片持梁２の部分ではＮ
形エピタキシャル層１２だけがエツチングされずに残り
、第７図に示したような片持梁２および重り部３を有す
るウェハー構造が得られる（同図（ｄ））。

このようなシリコン令ウェハーはチップに分割された後
に、第６図に示すようにその」二部両面にストッパ８．
９が接着剤等により固定され、これによって製品として
のストッパ内蔵型半導体加速度センサが最終的に完成す
る。

（発明が解決しようとする問題店）しかしながら、このような半導体加速度センサにあって
は、ウェハー・製造プロセスの終了後、すなわち片持梁
２を形成した後に、上下のストツバ８，９を接着してい
るため、次のような問題があった。

■　重り部に対するし一部ストッパの空隙設定が難しい
ので、共振防止のためのエア・ダンピング機能を付与す
ることが困難である。

■　ウェハー・製造プロセス中に過大な加速度の作用に
より片持梁が破損し、製品歩留まりが大幅に低下する。

■　ウェハー・チップ毎に上、下ストッパをその都度接
着しなければならないので、多大の手間を要し実装コス
トが増大する。

この発明は、このような従来の問題点に着目してなされ
たもので、その目的は、ウェハー−製造プロセス中に、
固定部と重り部間に該重り部の動きを制限するストッパ
の空隙を等方性エツチングで形成することにより、エア
・ダンピング機能を容易に付加できるとともに、製品歩
留まりを向上させ実装コストを低減できる半導体加速度
センサを提供することにある。

（問題点を解決するための手段）この発明は、−１−記のような目的を達成するため、Ｐ
形シリコン基板の固定部に片持梁の基端部を固定し、こ
の片持梁の基端部にピエゾ抵抗を設けるとともに、該片
持梁の自由端に、重り部を固定して該重り部と固定部と
の間に溝を形成し、かつ重り部と固定部との間に、突出
部と該突出部に空隙をあけて当接可能に臨む受け部とか
らなるストッパを複数設けた半導体加速度センサであっ
て、基板上の前記空隙に対応する部分にＮ＋埋込層を形
成して、該基板」二にＮ形エピタキシャル層を形成する
工程と、このエピタキシャル層の前記片持梁基端部に対応する部
分にピエゾ抵抗を形成して、該エピタキシャル層の前記
溝に対応する部分にＮ゛拡散層を前記Ｎ“埋込層と接触
するように形成する工程と、基板裏面の重り部外周縁に
対応する部分を異方性エツチングする工程と、前記Ｎ＋埋込層、Ｎ゛−拡散層を等方性エツチングして
前記空隙、溝を形成する工程と、を有することを特徴と
する。

（作用）この発明の製造方法において、突出部と受け部からなる
ストッパの横方向空隙は、Ｎ十埋込層を等方性エツチン
グして形成される。このためＮ＋埋込層の厚さに応じて
ストッパの空隙を高精度に設定でき、エア・ダンピング
機能を容易に付与できる。

また、ウェハー製造の際に、ストッパは、エツチングに
より片持梁、重り部と同時に形成される。

このため、ストッパ接着工程が不要になるばかりでなく
、ウェハー製造プロセス中に重り部に過大な加速度が加
わっても、この重り部の動きはストッパによって所定範
囲内に制限される。その結果過大な加速度による片持梁
の破損を防止できる。

（実施例）以下、この発明を図面に基づいて説明する。

第１図、第２図はそれぞれ、この発明の一実施例を示す
平面図、断面図である。

まず構成を説明すると、２０はＰ形シリコン基板、２１
はこの基板２０上に形成されたＮ形エピタキシャル層、
２２はボロンのイオン注入等によりＮ形エピタキシャル
層２１の表面に形成したＰ形ピエゾ抵抗、２３はＮ形エ
ピタキシャル層２１」二に形成した５ｉ０２膜である。

Ｐ形シリコン基板２０は、その裏面からのエツチングに
より略正方形の重り部２５と、これを取り囲む略正方形
の固定部２６とに区分されている。

そして、重り部２５はＮ形エピタキシャル層２１からな
る片持梁２４により固定部２６に固定・接続されている
。この重り部２５および片持梁２４のエピタキシャル層
の大部分は、溝２７によって固定部２６と分離され、こ
の分離用溝２７は、横方向の空隙３９を介して基板裏面
側に連通している。すなわち、Ｎ形エピタキシャル層２
１は複数の突出部２９を有し、Ｐ形シリコン基板２０の
各突出部２９下面に対応する部分には、第１図中の斜線
部で示す受け部３０が形成されている。これにより、突
出部２９の下方向への動きが制限されている。

このような突出部２９と受け部３ｏからなるストッパ２
８は、略正方形の重り部２５外周辺縁に沿ってこれを取
り囲むように形成され、かっこの突出部２９は第１図に
示すように重り部２５と固定部２６に交互に形成されて
いる。これにより、重り部２５はその下方向への動きの
みならず」二方向への動きをも制限され、ウェハー・製
造プロセス中、チップ内部に複数のストッパ２８が形成
されている。このストッパ２８の立体的な詳細構造を第
３図に示す。同図において、斜線部が受け部３０であっ
て、これと当接可能に突出部２９が配設されている。

このようなストッパ内蔵型加速度センサの製造工程を第
４図（ａ）〜（ｂ）に示す。

最初に、Ｐ形（１００）シリコン基板２０Ｊ二のストッ
パ用空隙３９に対応する部分に、ｓｂやＡＳによってＮ
“埋込層３８を形成する。次いで、このシリコン基板２
０］二にＮ形エピタキシャル層２１を形成する（同図（
ａ））。

次にボロンのイオン注入等により、エピタキシャル層２
１の片持梁２４に対応する部分に、Ｐ形のピエゾ抵抗２
２を形成する。さらに、該エピタキシャル層２１の溝２
７と対応する部分に、Ｎ＋埋込層３８に達するような深
いＮ＋拡散層３１を、リンのデポジットまたはイオン注
入により形成する（同図（ｂ））。

この後、シリコン基板２０の裏面に５Ｌ３Ｎ４等よりな
る耐エツチング膜３２を部分的に形成することにより、
基板露出面が略正方形の重り部２５の四辺を取り囲むよ
うに設定する。しかして、コンタクト・エツチングおよ
び図示しない金属電極の形成を行い、Ｎ形エピタキシャ
ル層２１を正電位にバイアスしながら、Ｐ形シリコン基
板２０を、ＫＯＨ，ヒドラジン、ＦＤＰ　（エチレン・
ジアミン・ピロカテコール水溶液）等のアルカリ性エツ
チング液により異方性エレクトロ・ケミカル・エツチン
グを行う。ここで、片持梁２４および重り部２５は＜１
１０＞方向に向いているので、異方性エツチングは基板
裏面側において耐エツチング膜３２の開口縁部に接する
（１１１）面で止まる。他方、このエツチングは基板表
面側に向かって］一方向へ進行し、Ｎ形エピタキシャル
層２１に達した地点で停止する。これにより、片持梁２
４の厚さを設定する際は、Ｎ形エピタキシャル層２１の
厚さをコントロールすることにより任意に設定できる。

従って、所定厚の片持梁２４を高精度に形成できるので
、検出感度のバラツキを低減することができる。（同図
（Ｃ））。

さらにＮ＋埋込層３８と深いＮ１拡散層３１とを等方性
のＳｉエツチング液（例えばＨＦ　：　ＨＮＯ３：ＣＨ
３ＣＯ０Ｈ＝１　：３：８）でエツチングすることによ
り、ストッパ内蔵の加速度センサが完成する。この場合
、Ｎ゛層（２５Ｘ１０”ｃｍ−３のエツチング・レート
はＮ−層（１０１５〜ＩＱ’６ｃｍ’）の１００倍以、
１−になる。

ここで、」二連した深いＮＸ拡散層３１を用いる代わり
に、異方性エツチングを行う前に反応性イオン・エツチ
ングＲＩＥでＳｉをエツチングすることにより、溝２７
を形成することもできる。

以下にこの実施例の作用を説明する。

上記構成の加速度センサによる加速度検出の基本的な動
作は、従来例と同様である。すなわち、重り部２５に」
二部方向の加速度が加わると、片持梁２４が撓んでピエ
ゾ抵抗２２に応力が加わる。

これにより発生したピエゾ抵抗効果によって、抵抗値が
応力の強さに応じて変化し、加速度が検出される。この
場合、重り部２５に過大な加速度が加わったとしても、
ス］・ツバ２８によって重り部２５の」−下方向の変位
を制限できるため、過大応力による片持梁２４の破壊を
防止することができる。

この製造方法では、片持梁２４の厚さをエツチングによ
り自由に作成でき、これと同時にストッパ２８も作成で
きるため、ウェハー・製造プロセス中における片持梁２
４の破損を防ぐことができる。またストッパ２８の実装
が実質的に不要となるため、加速度センサを安価に製造
することができる。さらに、Ｎ°埋込層３８の厚さを薄
く設定することによって、ストッパ２８の空隙３つを数
μｍ程度に小さくコントロールできるので、共振を防止
するためのエア・ダンピング機能を充分実現することが
でき、オイル・ダンピンクを不要に。

できる。

また製造面では、受け部３０と突出部２９間における横
方向の空隙３９を等方性のエツチングにより形成するの
で、従来の異方性エツチングの場合のような（１１１）
面でのエツチング停止を考慮する必要がなく、従来に比
べてストッパ設定の自由度を著しく高めることができる
。

第５図にはこの発明の他の実施例を示す。

この実施例は、増幅器、ブリッジのバイアス回路、温度
補償回路等のピエゾ抵抗ブリッジの周辺回路をセンサ・
チップ内に集積した、いわゆるＩＣ化加速度センサに適
用した具体例である。第５図では簡単のためＮＰＮ　ト
ランジスタ３３のみを示している。

本例のセンサ部構造は前記実施例の第２図と同じであり
、Ｎ形エピタキシャル層２１はＰ＋素子分離拡散領域３
４により多数の島に分割され、各島に回路素子がそれぞ
れ組込まれている。そして、Ｎ形エピタキシャル層２１
七にはＰ形ベース拡散領域３６が形成され、このＰ形ベ
ース拡散領域３６内にはＮ１エミッタ拡散領域３５が形
成されている。またコレクタ電極のＮ“拡散層３１とＮ
′埋込層３８は、ストッパ形成領域として共用すること
ができるようになっている。なお、３７はピエゾ抵抗２
２に接続した金属電極である。

この実施例に係わる半導体加速度センサの製造工程は、
前記実施例とほぼ同じであるのでその説明を省略する。

この実施例では、ストッパ２８を形成するためのエツチ
ング用Ｎ゛領域として、バイポーラ・プロセスのＮ’埋
込層３８．Ｎ’拡散層３１を利用することができるので
、集積化加速度センセを極めて容易に作成することがで
きるという効果を有する。

（発明の効果）以−１−説明してきたように、この発明によれば、重り
部の」−下動作を制限する突出部と受け部とからなるス
トッパを備えた半導体加速度センサの製造方法において
、Ｎ′埋込層の等方性エツチングによりストッパの空隙
を狭く形成できるので、ストッパの設計自由度が大とな
りエア・ダンピング機能を容易に実現することができる
。

また、ウェハ・製造プロセス中に過大な加速度が作用し
ても片持梁が破損しないので、製品歩留まりの低下を確
実に防止できる。さらに、ストッパ接層のための実装工
程が不要となるため、その分だけ製造コストの低減化お
よび省力化を図ることができるという効果をイアする。

【図面の簡単な説明】

第１図はこの発明に係わる半導体加速度センサの一実施
例を示す平面図、第２図はその■−■線断面図、第３図
はストッパ部分の詳細構造を示す斜視図、第４図（ａ）
〜（ｄ）は半導体加速度センサの製造方法を示す工程図
、第５図はこの発明の他の実施例を示す断面図、第６図
、第７図はそれぞれ従来の半導体加速度センサを示す断
面図、平面図、第８図（ａ）〜（ｄ）は同従来センサの
製造方法を示す工程図である。２０・・・Ｐ形シリコン基板２１・・・Ｎ形エピタキシャル層２２・・・Ｐ形ピエゾ抵抗２４・・・片持梁２５・・・重り部２６・・・固定部２７・・・溝２８・・・ストッパ２９・・・突出部３０・・・受け部３１・・・Ｎ゛拡散層３４・・・Ｐ形素子分離拡散領域３８・・・Ｎ１埋込層３９・・・空隙

Claims

【特許請求の範囲】１、Ｐ形シリコン基板の固定部に片持梁の基端部を固定
し、この片持梁の基端部にピエゾ抵抗を設けるとともに
、該片持梁の自由端に、重り部を固定して該重り部と固
定部との間に溝を形成し、かつ重り部と固定部との間に
、突出部と該突出部に空隙をあけて当接可能に臨む受け
部とからなるストッパを複数設けた半導体加速度センサ
であって、基板上の前記空隙に対応する部分にＮ＾＋埋込層を形成
して、該基板上にＮ形エピタキシャル層を形成する工程
と、このエピタキシャル層の前記片持梁基端部に対応する部
分にピエゾ抵抗を形成して、該エピタキシャル層の前記
溝に対応する部分にＮ＾＋拡散層を前記Ｎ＾＋埋込層と
接触するように形成する工程と、基板裏面の重り部外周
縁に対応する部分を異方性エッチングする工程と、前記Ｎ＾＋埋込層、Ｎ＾＋拡散層を等方性エッチングし
て前記空隙、溝を形成する工程と、を有することを特徴とする半導体加速度センサの製造方
法。