JPH03110862A - 半導体記憶素子 - Google Patents
半導体記憶素子Info
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- JPH03110862A JPH03110862A JP1249857A JP24985789A JPH03110862A JP H03110862 A JPH03110862 A JP H03110862A JP 1249857 A JP1249857 A JP 1249857A JP 24985789 A JP24985789 A JP 24985789A JP H03110862 A JPH03110862 A JP H03110862A
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- Japan
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- 229910052697 platinum Inorganic materials 0.000 claims abstract description 13
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は容量素子の構造に関するものである。
［従来の技術］
半導体メモリセルの溝積層容量素子として、第２図に示
すようにシリコン基板ｌの溝１ａに熱酸化膜１２等の非
晶質絶縁膜を形成しその上に不純物を含んだ低抵抗ポリ
シリコン１３を下地電極として形成し、該ポリシリコン
表面上に絶縁膜４を形成しさらに上部電極５を形成した
素子が、広い範囲で使用されている。下部電極ポリシリ
コン１３の低抵抗化にはリンの熱拡散技術が広く用いら
れる。しかし、厚いポリシリコンを低抵抗化するための
熱処理温度や時間はデバイス全体のプロセス適合性にお
いて問題となる。
すようにシリコン基板ｌの溝１ａに熱酸化膜１２等の非
晶質絶縁膜を形成しその上に不純物を含んだ低抵抗ポリ
シリコン１３を下地電極として形成し、該ポリシリコン
表面上に絶縁膜４を形成しさらに上部電極５を形成した
素子が、広い範囲で使用されている。下部電極ポリシリ
コン１３の低抵抗化にはリンの熱拡散技術が広く用いら
れる。しかし、厚いポリシリコンを低抵抗化するための
熱処理温度や時間はデバイス全体のプロセス適合性にお
いて問題となる。
そこで、シンポジウム オン ブイエルニスアイ テク
ノロジー：ダイジェスト オブ テクニカル ペーパー
（ＳＹＭＰＯ３ＩＵＭ ＯＮ ＶＬＳＩ ＴＥＣＨＮＯ
ＬＯＧＹ：ＤＩＧＥＳＴ ＯＦ ＴＥＣＩ（ＮＩＣＡＬ
ＰＡＰＥＲ３）１９８９年２３〜２５頁にポリシリコ
ン／Ｓｉ帆インターフェイス マイクロテキスチャー
アンド ダイエレクトリック ブレークダウン（Ｐｏｌ
ｙｓｉｌｉｃｏｎ／ＳｉＯ，Ｉｎｔｅｒｆａｃｅ Ｍｉ
ｃｒｏｔｅｘｔｕｒｅ ａｎｄ Ｄｉｅｌｅｃｔｒｉｃ
Ｂｒｅａｋｄｏｗｎ）と題して発表された論文におい
て示されているように、下地電極にタングステンシリサ
イド（ＷＳｉ、）、モリブデンシリサイド（ＭＯＳ ｌ
ｍ ）を用い、熱処理を緩和した容量部構造が報告さ
れた。
ノロジー：ダイジェスト オブ テクニカル ペーパー
（ＳＹＭＰＯ３ＩＵＭ ＯＮ ＶＬＳＩ ＴＥＣＨＮＯ
ＬＯＧＹ：ＤＩＧＥＳＴ ＯＦ ＴＥＣＩ（ＮＩＣＡＬ
ＰＡＰＥＲ３）１９８９年２３〜２５頁にポリシリコ
ン／Ｓｉ帆インターフェイス マイクロテキスチャー
アンド ダイエレクトリック ブレークダウン（Ｐｏｌ
ｙｓｉｌｉｃｏｎ／ＳｉＯ，Ｉｎｔｅｒｆａｃｅ Ｍｉ
ｃｒｏｔｅｘｔｕｒｅ ａｎｄ Ｄｉｅｌｅｃｔｒｉｃ
Ｂｒｅａｋｄｏｗｎ）と題して発表された論文におい
て示されているように、下地電極にタングステンシリサ
イド（ＷＳｉ、）、モリブデンシリサイド（ＭＯＳ ｌ
ｍ ）を用い、熱処理を緩和した容量部構造が報告さ
れた。
〔発明が解決しようとする課題）
しかしながら、セミコンダクターワールド１９８９年８
月号６０〜６４頁で報告されたようにシリサイド上には
自然酸化膜が形成され、このような自然酸化膜が形成さ
れると、誘電率の低い層ができてしまうことになり問題
となる。
月号６０〜６４頁で報告されたようにシリサイド上には
自然酸化膜が形成され、このような自然酸化膜が形成さ
れると、誘電率の低い層ができてしまうことになり問題
となる。
５０人（酸化膜の誘電率換算）以下の薄い容量絶縁膜形
成時にこの自然酸化膜が１０人存在すると、膜厚全体の
２０％の部分が膜質の悪い自然酸化膜が占めることにな
る。
成時にこの自然酸化膜が１０人存在すると、膜厚全体の
２０％の部分が膜質の悪い自然酸化膜が占めることにな
る。
本発明の目的は従来の問題点を除去し、信頼性の高い薄
い絶縁膜を有する容量素子を形成する構造を提供するこ
とにある。
い絶縁膜を有する容量素子を形成する構造を提供するこ
とにある。
［課題を解決するための手段］
に１記目的を達成するため、本発明に係る半導体記憶素
子は、シリコン基板上に形成した下部電極゛及び容量絶
縁膜並びに北部電極からなる半導体記憶素子において、
前記下部電極にプラチナ電極を用いたものである。
子は、シリコン基板上に形成した下部電極゛及び容量絶
縁膜並びに北部電極からなる半導体記憶素子において、
前記下部電極にプラチナ電極を用いたものである。
［作用］
積層容量絶縁膜において下地電極にシリサイドを用いる
と、この電極上に自然酸化膜が形成されてしまい、誘電
率の低い部分が形成されることになる。５０人（酸化膜
の誘電率換算）以下の薄い容量絶縁膜形成時にこの自然
酸化膜が１０人存在すると膜厚全体の２０％の部分が膜
質の悪い自然酸化膜が占めることになる。このため容量
絶縁膜の信頼性に対して悪影響を及ぼす。
と、この電極上に自然酸化膜が形成されてしまい、誘電
率の低い部分が形成されることになる。５０人（酸化膜
の誘電率換算）以下の薄い容量絶縁膜形成時にこの自然
酸化膜が１０人存在すると膜厚全体の２０％の部分が膜
質の悪い自然酸化膜が占めることになる。このため容量
絶縁膜の信頼性に対して悪影響を及ぼす。
本発明では、酸化されにくいプラチナを下地電極として
形成しているため、自然酸化膜はほとんど成長しない。
形成しているため、自然酸化膜はほとんど成長しない。
このため、従来のシリサイド電極上に形成した絶縁膜に
比べ、より信頼性の高い均一な絶縁膜が形成できる。こ
のとき容量ポリシリコンとトランジスタの接続部（以下
容量コンタクト部と呼ぶ）はプラチナシリサイドになる
のでオーミッタなコンタクトが形成できる。
比べ、より信頼性の高い均一な絶縁膜が形成できる。こ
のとき容量ポリシリコンとトランジスタの接続部（以下
容量コンタクト部と呼ぶ）はプラチナシリサイドになる
のでオーミッタなコンタクトが形成できる。
〔実施例］
以下、本発明の実施例について図面を用いて説明する。
第１図（ａ）は本発明の一実施例を示す断面図である。
図において、本発明はシリコン基板ｌの溝１ａの内壁に
沿って形成した絶縁膜２と絶縁膜２上に形成した下部電
極としてのプラチナ膜３と、プラチナ膜３上に形成した
容量絶縁膜４と上部電極５とを有するものである。
沿って形成した絶縁膜２と絶縁膜２上に形成した下部電
極としてのプラチナ膜３と、プラチナ膜３上に形成した
容量絶縁膜４と上部電極５とを有するものである。
次に本発明に係る半導体記憶素子の製造方法を第１図（
ロ）、 （ｃ）、 （ｄ）を用いて説明する。
ロ）、 （ｃ）、 （ｄ）を用いて説明する。
まず第１図（ハ）に示すように、シリコン基板ｌに溝＋
ａを形成し、溝１ａの内壁に沿って熱酸化膜等の絶縁膜
２を形成する。
ａを形成し、溝１ａの内壁に沿って熱酸化膜等の絶縁膜
２を形成する。
次に第１図（ｃ）に示すように絶縁膜２上に、下部電極
としてのプラチナ膜３を成長形成させる。このとき下部
電極ポリシリコンとトランジスタソース電極の接続部（
以下、容量コンタクト部という）はプラチナシリサイド
となリオーミックなコンタクトが得られる。
としてのプラチナ膜３を成長形成させる。このとき下部
電極ポリシリコンとトランジスタソース電極の接続部（
以下、容量コンタクト部という）はプラチナシリサイド
となリオーミックなコンタクトが得られる。
次に第１図（ｄ）に示すように、前記プラチナ膜３上に
容量絶縁膜４としてチタン酸ストロンチウム（ＳｒＴｉ
Ｏ，）またはチタン酸バリウム（ＢａＴｉＯ，）などの
絶縁膜を形成する。本実施例では５ｒＴｉＯ，またはＢ
ａＴｉｅ、を用いたが、本特許においては容量絶縁膜と
しての材料は特に限定されることはない。また、該容量
絶縁膜４は一層でも多層でもよい。
容量絶縁膜４としてチタン酸ストロンチウム（ＳｒＴｉ
Ｏ，）またはチタン酸バリウム（ＢａＴｉＯ，）などの
絶縁膜を形成する。本実施例では５ｒＴｉＯ，またはＢ
ａＴｉｅ、を用いたが、本特許においては容量絶縁膜と
しての材料は特に限定されることはない。また、該容量
絶縁膜４は一層でも多層でもよい。
最終に第１図（ａ）に示すように、前記容量絶縁膜４上
にＣＶＤ法によりポリシリコン膜を成長して不純物を拡
散し上部電極５を形成し、本発明に係る半導体記憶素子
を完成させる。上部電極５の材料として金属材料を用い
ることもできる。
にＣＶＤ法によりポリシリコン膜を成長して不純物を拡
散し上部電極５を形成し、本発明に係る半導体記憶素子
を完成させる。上部電極５の材料として金属材料を用い
ることもできる。
本発明では、酸化されにくいプラチナを下部電極として
形成しているため、自然酸化膜は殆ど成長しない。この
ため、従来のシリサイド電極上に形成した絶縁膜に比べ
より信頼性の高い均一な絶縁膜が形成できる。また、容
量コンタクト部はプラチナシリサイドになるので、オー
ミックなコンタクトが形成できる。
形成しているため、自然酸化膜は殆ど成長しない。この
ため、従来のシリサイド電極上に形成した絶縁膜に比べ
より信頼性の高い均一な絶縁膜が形成できる。また、容
量コンタクト部はプラチナシリサイドになるので、オー
ミックなコンタクトが形成できる。
以上述べたように本発明によれば、信頼性の高い均一な
薄い絶縁膜を有する容量素子を容易に形成することがで
きる。
薄い絶縁膜を有する容量素子を容易に形成することがで
きる。
第１図（ａ）は本発明の一実施例を示す断面図、第１図
（ロ）、 （ｃ）、（ｄ）は本発明の一実施例の製造方
法を工程順に示す断面図、第２図は従来例を示す断面図
である。 ■・・・シリコン基板 ２・・・絶縁膜３・・
・プラチナ膜 ５・・・上層電極 １３・・・ポリシリコン膜 ４・・・容量絶縁膜 １２・・・酸化シリコン膜
（ロ）、 （ｃ）、（ｄ）は本発明の一実施例の製造方
法を工程順に示す断面図、第２図は従来例を示す断面図
である。 ■・・・シリコン基板 ２・・・絶縁膜３・・
・プラチナ膜 ５・・・上層電極 １３・・・ポリシリコン膜 ４・・・容量絶縁膜 １２・・・酸化シリコン膜
Claims (1)
- （１）シリコン基板上に形成した下部電極及び容量絶縁
膜並びに上部電極からなる半導体記憶素子において、前
記下部電極にプラチナ電極を用いたことを特徴とする半
導体記憶素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1249857A JP2972238B2 (ja) | 1989-09-26 | 1989-09-26 | 半導体記憶素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1249857A JP2972238B2 (ja) | 1989-09-26 | 1989-09-26 | 半導体記憶素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03110862A true JPH03110862A (ja) | 1991-05-10 |
| JP2972238B2 JP2972238B2 (ja) | 1999-11-08 |
Family
ID=17199221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1249857A Expired - Lifetime JP2972238B2 (ja) | 1989-09-26 | 1989-09-26 | 半導体記憶素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2972238B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5254498A (en) * | 1991-05-23 | 1993-10-19 | Sony Corporation | Method for forming barrier metal structure |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58115843A (ja) * | 1981-12-28 | 1983-07-09 | インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン | 薄膜キャパシタ及びその形成方法 |
| JPH0354828A (ja) * | 1989-07-24 | 1991-03-08 | Oki Electric Ind Co Ltd | 半導体装置の複合導電層、複合導電層を用いたキャパシタおよび複合導電層の穴開け方法 |
-
1989
- 1989-09-26 JP JP1249857A patent/JP2972238B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58115843A (ja) * | 1981-12-28 | 1983-07-09 | インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン | 薄膜キャパシタ及びその形成方法 |
| JPH0354828A (ja) * | 1989-07-24 | 1991-03-08 | Oki Electric Ind Co Ltd | 半導体装置の複合導電層、複合導電層を用いたキャパシタおよび複合導電層の穴開け方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5254498A (en) * | 1991-05-23 | 1993-10-19 | Sony Corporation | Method for forming barrier metal structure |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2972238B2 (ja) | 1999-11-08 |
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