JPH0311091B2 - - Google Patents

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JPH0311091B2
JPH0311091B2 JP61193022A JP19302286A JPH0311091B2 JP H0311091 B2 JPH0311091 B2 JP H0311091B2 JP 61193022 A JP61193022 A JP 61193022A JP 19302286 A JP19302286 A JP 19302286A JP H0311091 B2 JPH0311091 B2 JP H0311091B2
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layer
polishing
silicon
bird
sio
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Deiitoritsuchi Beiyaa Kurausu
Suteiibu Makurisu Jeemuzu
Menderu Eritsuku
An Nyumii Karen
Ogura Seiki
Raizuman Yakobu
Roedo Niuo
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International Business Machines Corp
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  • Element Separation (AREA)
  • Drying Of Semiconductors (AREA)
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Description

【発明の詳細な説明】
Ａ 産業上の利用分野 本発明は半導体ウエハの表面における突起を除
去するための方法、さらに詳細には化学機械的研
磨技術によつて二酸化シリコンの突起（「バー
ズ・ヘツド」と呼ばれるような部分）を除去する
ための方法に関するものである。「バーズ・ヘツ
ド」は通常の埋込酸化物分離（ROI）工程で発生
する。 Ｂ 従来技術及び発明が解決しようとする問題点 モノリツク集積回路技術では、通常集積回路構
造において種々の能動および受動デバイスを互い
に分離する必要がある。種々の可能性の中で、完
全な絶縁層分離がそれの大きな利点のため広く用
いられている。その利点には、寄生キヤパシタン
スの低減、改善された性能、またある領域（ベー
スまたはエミツタのような領域）を分離側壁に当
接させ、それにより最終的により大きな集積密度
と自己整合能力をもたらす能力がある。 絶縁層分離の１つの形態には、熱成長SiO2お
よびSi3N4で覆われたシリコン基板内の分離領域
におけるくぼみまたは溝の形成がある。溝の形成
の間、シリコン基板の残り（溝を形成しない部
分）をフオトレジストの保護膜で被覆する。CF4
反応イオン・エツチング（RIE）の間、Si3N4、
SiO2およびシリコンをフオトレジストで覆われ
ていない分離領域においてエツチングする。通常
のエツチングによる溝の形成に続いて、シリコン
基板の通常の熱酸化工程に委ね、それにより溝内
の露出したシリコンは二酸化シリコンに変換さ
れ、さらにシリコン内への酸化と共に溝を満た
し、分離領域を形成する。 不幸にして、この分離技術、いわゆるROIを使
うと文献で「バーズ・ビーク」および「バーズ・
ヘツド」問題といわれる２つの大きな欠点を生じ
る。 「バーズ・ヘツド」および「バーズ・ビーク」
はそれぞれ溝の上部周辺部における平坦でない二
酸化シリコンおよび窒化シリコン層の下側の横方
向の酸化である。具体的には、「バーズ・ヘツド」
はROI工程により形成された埋込酸化物分離領域
の周辺部の輪郭を描く尾根形の突起である。この
工程により厚い（ROI位置において）または薄い
（他の位置において）SiO2層のいずれかで完全に
被覆されたシリコン基板ができ上る。「バーズ・
ヘツド」は酸化工程の間に横方向、縦方向、およ
びストレスにより増大される酸素拡散から生じ
る。ストレス現象およびROI工程により引起され
る種々の問題に関する詳細は弊社のヨーロツパ特
許出願番号821066511（公告番号071203）に見出す
ことができる。 先ず第１に、「バーズ・ヘツド」と関連する場
合、後で誘電体分離領域の側壁と当接する良好な
拡散領域を達成する必要があるとき「バーズ・ビ
ーク」は困難を生じる。 第２に、高さがほぼ0.5μｍの「バーズ・ヘツ
ド」の成長はROI工程の間にでこぼこの、すなわ
ち不規則なシリコン表面形状をもたらす。第１の
結果として、シリコン表面が平坦でないことはベ
ースおよび（または）エミツタ領域への電気的接
触をもたらすため用いられるドープされたポリシ
リコンの時間調整された反応性イオン・エツチン
グ（RIE）の間にポリシリコンのレールを形成し
易くなる恐れがある。これらのポリシリコンのレ
ールは隣接するデバイス間の電気的短絡の一因と
なる。この現象はIBMテクニカル・デイスクロ
ージヤ・ブルテンVol.25、No.12、1983年５月、
p.6607−6608に発表されたC.G.ジヤンボツカール
（Jambotkar）による「ポリシリコンレールの形
成防止（Preventing formation of polysilicon
rails）」と題する論文の教示から理解することが
できる。基板表面の非平坦性のもう１つの結果は
後で形成される金属ランドの電圧破壊である。最
後に、平坦な表面は最終デバイスの配線密度と信
頼性の両方を大幅に増大することによるマルチレ
ベル金属個別化体系にとつて有利であることは広
く認められている。 最近、ROI領域の中央にトレンチを形成するこ
とにより分離は相当に改善された。基板との電気
的接触をもたらすためトレンチをドーブされたポ
リシリコンで満たすことができ、望むなら、また
は他のアプリケーシヨンでは、デバイス間に追加
の分離領域を与えるため真性ポリシリコンまたは
二酸化シリコンのような誘電体絶縁材料でトレン
チを満たす。 これらSiO2の尾根形突起の形成から生じる上
述の深刻な問題を解決するためこれまで多くの試
みがなされてきた。 幾つかの参照文献によれば、そのような形成を
回避するための新しい工程を画定する種々の製造
工程が示唆されてきた。この手法を説明して、上
記ヨーロツパ特許出願は下地のSiO2層が酸チツ
化シリコン（SiOxNy）層により置換される工程
を記載している。また、米国特許第3886000号で
は、下地のSiO2層は除去され、酸チツ化シリコ
ン層がシリコン基板上に直接形成される。これら
の技術は全て効果と制御性の実証に欠けていた。
さらに、それらはこの業界で広く用いられていな
いSiOxNyのような材料を用いる。 この手法とは違つて、他の提案は問題を解決す
るものではないが、問題が起きた後でその部分的
解決策を見出したものである。例えば、米国特許
第4025411号および第4039359号は「バーズ・ヘツ
ド」により引起される問題について記載し構造を
平坦化すため、尾根のエツチングによりそれを解
決することを示唆する。 前者の参照文献では、ROI工程から直接生じる
基板の表面上方に突出する突起、すなわち「バー
ズ・ヘツド」は、最初に構造をフオトレジスト
（SiO2とほぼ同じエツチング速度を有する）のよ
うな平坦化媒体で平坦化し、次に、例えばRFス
パツタリング装置内でSiO2とフオトレジストの
両方を同じエツチング速度でエツチングすること
により除去される。その結果、平坦な表面を有す
るシリコン・ウエハが得られる。後者の参照文献
では、ホウ素のようなドーピング不純物のアルコ
ール溶液を「バーズ・ヘツド」を有する基板表面
に塗布する。熱処理により、溶液をホウ素でドー
ピングされたSiO2膜へ変換するが、この膜は下
地のSiO2とほぼ同じエツチング特性を有する。
両方の酸化物を同じ速度でエツチングする適当な
エツチング剤に基板を浸す。この工程によれば、
「バーズ・ヘツド」は平らにされるが、この工程
は段の高さ（例えば0.6乃至0.2ミクロン）の減少
を求めているが、完全な除去は求めていない。さ
らに、この工程によれば、Ｐドープされた領域が
上記のホウ素でドープされたSiO2膜で覆われた
シリコンの場所に形成され、従つて、この特定の
工程に対する追加の制限を構成する可能性があ
る。 従つて、本発明の主な目的は研磨技術によりシ
リコン基板の主要表面または活性表面から粗さ、
典型的にはSiO2の突起を完全に除去する方法を
提供することにある。 本発明の別の目的は化学機械的研磨技術に基い
てシリコン基板の主要表面または活性表面から粗
さ、典型的にはSiO2の突起を完全に除去し、従
つて汚染源として知られるフオトレジストを平坦
化媒体として用いる必要をなくすための方法を提
供することにある。 本発明の別の目的は化学機械的研磨技術により
シリコン基板の主要表面または活性表面から粗
さ、典型的にはSiO2の突起を完全に除去するた
めの既知の半導体製造工程のどれにも完全に適合
可能な方法を提供することにある。 本発明の別の目的な後でマスク整合問題を余り
伴うことなくROI領域の側壁に当接する良好な拡
散領域を得るため、分離領域の縁部に近い
CVDSiO2の充填物から生じる粗さ、典型的には、
SiO2の突起を完全に除去するための方法を提供
するものである。 本発明のさらに別の目的は電気的接触のためポ
リシリコン付着を行なうとき望ましくないポリシ
リコンのレールの形成を回避するため、ROI工程
から生じて通常「バーズ・ヘツド」と呼ばれる粗
さ、典型的にはSiO2の突起を完全に除去するた
めの方法を提供することにある。 本発明のさらに別の目的は改善された配線密度
と信頼性を伴う以後の処理に適した完全に滑かで
平坦な表面を残すため、ROI工程から生じて通常
「バーズ・ヘツド」と呼ばれる粗さ、典型的には
SiO2の突起を完全に除去するための方法を提供
することにある。 本発明のさらに別の目的は残りのポリシリコン
とROI領域の表面がほぼ同平面であるような完全
に滑らかで平坦な基板表面を残すため、ポリシリ
コン充填トレンチ基板接触技術において「バー
ズ・ヘツド」とポリシリコンを同時に除去するた
めの方法を提供することにある。 Ｃ 問題を解決するための手段 本発明はROI工程からシリコン基板の表面に生
じる粗さ、典型的には尾根形のSiO2突起（言わ
ゆる「取の頭」）を除去するための方法である。
本発明は典型的にはCVD（化学蒸着）のSi3N4か
ら成る研磨停止障壁層で一律に被覆された上記表
面に化学機械的研磨を適用することにより達成さ
れる。「バーズ・ヘツド」の湾曲した上部に置か
れたSi3N4層の部分と下側にあるSiO2の突起を除
去する。何故ならば、それらを平坦な基板表面を
覆う部分よりも相当速い化学機械的研磨速度に委
ねるからである。従つて、このCVDSi3N4層に意
外にも基板表面の平坦な部分でのみ研磨またはエ
ツチング停止障壁層として働く。種々の大きさの
圧力を研磨バツドに制御可能に加えることによ
り、これらの研磨速度間の差を変えることができ
る。化学機械的研磨工程により突起をうまく平坦
化することは研磨溶液の化学的性質によつて決定
される。この点において、水をベースとした
SiO2スラリが効力を示した。SiO2とSi3N4の間の
研磨速度比は好ましくは４対１の下限と40対１の
上限の間にあるべきである。本発明によれば「バ
ーズ・ヘツド」の上のチツ化シリコンとその下側
の二酸化シリコンのみが研磨中に除去され、一
方、ウエハの平坦な表面上に置かれたチツ化シリ
コンの残りの部分はエツチング停止層として全く
効果的に働くことが意外にも実証された。 Ｄ 実施例 ここで説明する好ましい実施例は標準的な集積
回路の製造に関するものである。以下に詳述する
第１の好ましい実施例では、SiO2突起は最初に
溝をシリコン基板に形成し、次に露出されたシリ
コンを熱的に酸化してROI領域を形成する標準的
ROI工程から結果として生じる「バーズ・ヘツ
ド」である。前記第１の好ましい実施例では、
ROI工程をポリシリコン充填トレンチ基板接触技
術と組合わせ、この技術に従つて、トレンチを
ROI領域に形成し、次にシリコン基板との低抵抗
の電気的接触を達成するためドープされたポリシ
リコンを充填する。 次にさらに詳細に第２ａ図を参照すると、典型
的には埋込酸化物分離（ROI）領域１２を備えた
所定の型の導電率のシリコン基板１１である半導
体基板１０の概略的断面図が示される。通常、基
板１１は実際にはその上にN-エピタキシアル層
が成長させられた一律なN+サブコレクタ領域を
有するP-シリコン基板から成ることが理解され
るべきである。シリコン・ウエハの一部として、
この構造は上記のヨーロツパ特許出願に記載され
たような既知の処理工程により作られてきた。す
なわち、その処理工程は、シリコン基板を設ける
こと、酸化シリコン層を付着し、次に前記基板上
に複合層を形成するためシリコン窒化物層を付着
すること、前記複合層の限定された部分を除去し
て基板の選択された領域を露出させるパターン化
された酸化マスクまたはROIマスクを形成するこ
と、前記露出された領域を酸化して１つのデバイ
スを別のデバイスから分離するため埋込酸化物分
離領域を作ること、最後に前記酸化マスクを除去
して基板全体を露出することである。第２ａ図に
示す構造はこの工程から直接生じ、それぞれ１２
ａおよび１２ｂとして参照される「バーズ・ヘツ
ド」および「バーズ・ビーク」の両方を示す。具
体的には、参照番号１２ａにより参照される「バ
ーズ・ヘツド」は基板の表面におけるROI領域の
外面の輪郭を描く尾根形のSiO2突起として理解
すことができる。基板１１は従つて前述した「バ
ーズ・ヘツド」１２ａに対応するSiO2突起１２
ａを有する不規則なSiO2表面１３を有する。ROI
領域１２の厚さは約1000nｍである。 上に述べたように、好ましい実施例によれば、
本発明は「バーズ・ヘツド」と特定のポリシリコ
ン基板接触技術でのポリシリコン・トレンチ充填
物との同時除去をもたらす処理シーケンスを参照
することにより説明される。 新たなSi3N4層１４は第２ｂ図に示すように
LPCVD（低圧化学蒸着）により一律に付着され、
基板表面の形態に適合する。Si3N4層は後で化学
機械的研磨工程の間に研磨停止障壁として用いる
のに十分厚くなければならない（約50乃至300n
ｍ）。次に第２ｂ図の構造を低圧化学蒸着
（LPCVD）装置内に置いてトレンチ・エツチン
グ・マスク酸化物として働く好ましくは500nｍ
の厚さのSiO2層１５を生成する。第２ｄ図に示
すように、次に層１２の誘電体をエツチングする
ためCF4雰囲気で標準的反応イオン・エツチング
（RIE）技術に従つてトレンチ１６を形成する。
基板１１に対するシリコン・エツチング（約4.5n
ｍの深さ）をSF6／Cl2雰囲気で行なう。 次に熱的SiO2層１７（約50nｍ）、CVDSi3N4層
１８（50乃至100nｍ）、およびCVDSiO2層１９
（200乃至500nｍ）から成る複合誘電体層を形成
する。トレンチをパツシベートするように働く複
合層全体は周知のように、ドープされたトレンチ
充填物と隣接デバイス間の密量性結合を妨げるほ
ど十分厚くなければならない。しかし、Si3N4層
１８は厚すぎてはならず、過大な厚さは後続の熱
処理工程の間にシリコン基板内での望ましくない
位置の狂いをもたらすであろう。トレンチの下部
を反応イオン・エツチング（RIE）により開放し
て基板を露出させる（第２ｆ図参照）。従来技術
に従つて、すなわち、RF装置内でポリシリコン
を付着するか、またはシリコン上に選択的に付着
して複合誘電体層上には付着しないエピタキシア
ル・シリコン付着のいずれかにより、ホウ素でド
ープされたポリシリコンをトレンチに充填する。
妥当な技術が米国特許第4233091号および弊社の
米国特許第4473598号に記載されている。次の２
段階工程が推奨されている。最初の低温（650℃）
で核形成層として働く200nｍの厚さのLPCVD真
性ポリシリコン２０を付着し、ホウ素でドープさ
れた2500nｍの厚さのポリシリコンの高温（1000
℃）での付着が続く。ポリシリコンの被覆層２０
を有する結果的に構造を第２ｇ図に示す。第２ｇ
図から明らかなように、複合層とポリシリコン層
は共形的に付着されているので、この構造の表面
は平坦ではなくむしろ不規則である。表面は「バ
ーズ・ヘツド」の位置ででこぼこであり、トレン
チの位置において典型的に尖頭２１が認められ
る。第２ｇ図の構造を次に本発明の化学機械的研
磨方法に従つて平坦化する。この方法はインライ
ン工程であり、いかなる既知の半導体製造工程と
も十分に適合することに注目すべきである。 直径約60cmの両側が解放された研磨装置または
ローデル（Rodel）２１０仕上げバツドと関連し
た直径約46cmのストラスバーク（Strasburgh）
単側研磨装置を研磨装置として使うことができ
る。研磨スラリは８リツトルの50重量％コロイド
状シリコン（Monsant Syton HT50または
Nalco Nalcoag 2349）と、150グラムのジクロ
ルイソサイアニユリツク酸のナトリウム塩と、
450グラムのNa2CO3H2Oおよび32リツトルの脱
イオン（D.I）水から成る。 次の仕様は上記研磨条件を要約する。 (1) 研磨媒体：水に拡散したコロイド状SiO2 (2) スラリPH：アルカリ性、PH9.5−12.5 (3) スラリ流速：両側解放研磨装置上で400−500
c.c.／分、ストラスバーグ単側研磨装置上で100
−200c.c.／分。 (4) 研磨圧力：2.5PSI (5) 系の温度：40−50℃ (6) 研磨ドツド：上部パツド−両側解放研磨装置
上で穴あきサバ４（Perforated Suba４）下部
パツド−両形式の研磨装置上でローデル210
２（両パツドともローデル社から） 水をベースとした二酸化シリコン・スラリは
3μｍの厚さのポリシリコン層の一部である尖頭
の輪郭に従うことなくシリコン層を研磨すること
が実験的に分つた。尖頭の深さは1.5μｍの大きさ
でよい。1.5乃至２ミクロンのポリシリコン層を
研磨により除去すれば尖頭を完全に除去する。研
磨パツドの選択は均一な除去のために重要であ
る。化学機械的研磨の間に、全数で12枚のウエハ
を同時に研磨した。Si3N4とポリシリコンの研磨
速度を決定した。Si3N4または熱成長されたSiO2
またポリシリコンに覆われた１枚のテスト・ウエ
ハの厚さを初めに測定した。ウエハの厚さがほぼ
同じでかつテスト・ウエハの厚さより大きいかま
たは小さくなるように11枚の負荷シリコン・ウエ
ハを選んだ。Si3N4の研磨速度へのウエハ厚の影
響を表に示す。Si3N4テスト・ウエハが負荷ウ
エハより薄いときは、表の試料１，３、および
５によればSi3N4の研磨速度は12.4および
18.7nm／分の間である。他方、Si3N4テスト・ウ
エハが負荷ウエハより厚いときは、Si3N4の研磨
速度は試料４，６、および７によれば25.5および
36.5nｍ／分の間である。
【表】 Si3N4の研磨速度のウエハ厚への依存性をウエ
ハ対ウエハの研究から局部的に厚さが異なる単一
ウエハに投影することができる。Si3N4の突起が
平坦な平面上のSi3N4より相当速く研磨されるこ
とに気付くことは全く予期していなかつた。「バ
ーズ・ヘツド」の上のSi3N4とその下のSiO2のみ
を平坦化工程の間に除去し、Si3N4の残りの部分
は停止層として働く。 表に示すように、熱成長されたSiO2とSi3N4
間およびポリシリコンとSi3N4間の適正な研磨速
度比はそれぞれ６対１および８対１である。その
限度内で、Si3N4は熱成長されたSiO2およびポリ
シリコンに対する研磨停止障壁として効果的に働
くことができる。しかし、それより広い範囲で
は、４対１の下限と40対１の上限の間に含まれる
SiO2とSi3N4間の研磨速度比は受容可能のはずで
ある。下限より低い研磨速度比に対してはSi3N4
は平坦なSiO2表面上の研磨停止層として働くこ
とはできない。上限より大きい研磨速度比に対し
ては、Si3N4研磨速度はSiO2突起の上部および側
壁におけるSi3N4を効率的に除去するには遅すぎ
る。
【表】 リコン
平坦化後の最終構造を第２ｈ図に示す。明示す
るように「バーズ・ヘツド」１２ａの上部は除去
され、完全に平坦化された構造が残る。ポリシリ
コン・スタツド２２はトレンチ内に残り、基板と
の接触をもたらす。デバイス位置において、始め
にROI工程により発生したSiO2層を次に追加の絶
縁層として、後の処理工程にとつて有利となり得
るSi3N4研磨停止障壁により被覆する。これに第
２ｈ図の構造は通常の半導体処理の残りの工程を
完了する準備が整つた。 説明は上で論じた特定の実施例に限定されるよ
うに解釈されるべきではなく、本発明は広く応用
されることが理解されるべきである。ROI領域を
熱酸化ではなく溝（またはくぼみ）にSiO2のよ
うな誘電体材料を充填することにより作る好まし
い実施例を次に説明する。 第１ａ図に示すように、５乃至200μｍの間の
幅と0.5乃至1.0μｍの間の深さの通常のくぼみ
（または溝）をRIE処理または湿式エツチングの
いずれかによりシリコン基板２４に形成した。熱
酸化物／LPCVDSi3N4複合層構造25／26が溝の
外側のシリコン表面をパツシベートしてROIマス
ク・スタツクとして働く間、シリコンをエツチン
グする。25乃至50nｍの間の非常に薄い熱酸化物
層２７（および随意的に25乃至50nｍの間の非常
に薄いSi3N4層）の成長後、ドープされていない
CVDSiO2またはCVDホウケイ酸塩層２８を付着
する。CVDガラス質のような他の適当な材料も
同様に付着することができ、熱応力を低減するた
めシリコンの１つと釣合う熱膨張係数のガラス質
が好ましい。第１ａ図によれば、CVD酸化物層
２８はROIくぼみの深さよりもわずかに高くなけ
ればならない。第１ａ図に示すように、SiO2層
２８がROIマスク・スタツクに部分的に重なる
ROI領域の縁部にCVDSiD2突起を形成す。非臨
界的写真整合工程を用いることによりSiO2層２
８の輪郭を描き、続いてフオトレジストで覆われ
た領域の外側HFまたは緩衝されたHF溶液によ
り酸化物の除去を行なう。 第１ｂ図に示すように、フオトレジスト（図示
せず）の除去の後、CVDSi3N4層２９を構造に一
律に付着し、これは後でROI領域の平らな部分で
研磨停止層として働く。第１ｃ図によれば、上述
の方法を用いたCVDSiO2突起の化学機械的研磨
の後、「バーズ・ヘツド」または「バーズ・ビー
ク」を全く含まないやや平坦なROI分離領域２８
を得る。また、長い熱酸化工程を省略したので、
欠陥密度はROI領域の近くまで大幅に減少する。
したがつて、ROI工程に代るものに本発明の化学
機械的方法を導入すると、「バーズ・ヘツド」、
「バーズ・ビーク」およびそれらに関連した欠陥
を持たないROI領域の生産が可能になる。さら
に、ほぼ滑かで平坦な表面を備えた集積構造が与
えられる。 トレンチをこのように形成し、所期のFETま
たはバイポーラ・デバイスの最終的完成まで処理
を継続できる。研磨停止層２９は広い（約20μｍ
を越える）酸化物充填トレンチのみならず狭い酸
化物充填トレンチを用いる場合に、酸化物研磨ス
トツプがないときに狭いトレンチ内の酸化物に関
連して発生するそのような広いトレンチの酸化物
の過剰量を除去しようとする化学機械的研磨作用
の傾向を回避するのに特に有用である。その代り
として、第１ａ図の層２８をパターン化しないで
おくことができ、非臨界的マスク工程により、中
央トレンチ領域における酸化物の除去のしすぎを
避けるため広い酸化物充填トレンチの中央領域の
上を除いて研磨停止層２９をさらに十分に除去す
ることができる。全てのトレンチ幅が約20μｍよ
り小さく（酸化物研磨停止層の必要性を除く）、
さらに全てのFETデバイスをシリコン研磨停止
層の必要性を除くトレンチ間のチツプ上に形成す
る比較的少ない事例において、酸化物研磨停止層
と共にシリコン研磨停止層の省略が可能である。
FETデバイスは表面デバイスであり、薄いエピ
タキシアル層（もしあれば）を必要とせず、さら
に１つのデバイスを別のデバイスから十分に分離
するため大きな深さの二酸化シリコンを必要とし
ない。従つて、チツプのFETから少しの量のシ
リコン表面を不注意に除去しても、重大な結果に
ならないので、シリコン研磨ストツプは必要な
い。 本発明はROI領域の形成中に熱酸化または酸化
物付着のいずれかにより形成されたSiO2の「バ
ーズ・ヘツド」の化学機械的研磨による平坦化を
採り上げる。本発明の方法は半導体処理のいかな
る工程中に形成されたどのような種類のガラス質
の突起にも適用できることは言うまでもない。例
えば、あるアプリケーシヨンでは、ガラス質の膜
がシリコン基板上に付着する。これらのガラス質
の膜はしばしば典型的には0.5μｍの高さの突起と
して特色づけられ、それらの底面において数平方
ミクロンの領域を覆う。これらの表面突起は依然
として有害な表面状態と考えられる。SiO2のス
タツドまたは隆起のような他の突起の例は米国特
許第4473598号に記載される（第２ｆ図の参照番
号１１を参照）。それらも上記方法により平坦化
することができる。他方、上記方法は工程のパラ
メータを少し変更するだけで、CVDホウケイ酸
塩またはCVDボロアルミナ・ケイ酸塩ガラス等
のようなドープされていない熱またはCVDSiO2
に類似した他の材料にも適合することができる。
本発明は上述した特定の実施例に限定されること
なく、それ以外の標準的ROI領域を有する構造、
すなわちデバイス分離をもたらすため埋込酸化物
が深いポリシリコンまたは誘電体充填トレンチの
いずれかを取巻く構造にも適用することができ
る。しかし、上に説明したように、トレンチに対
する充填材料はこの好ましい実施例で選択された
Si3N4のような研磨停止障壁材料よりも実質的に
速い化学機械的研磨のための研磨速度を有するこ
とだけが必要である。 分離領域の形成後、通常の処理を用いて完全な
バイポーラ・デバイスを形成した。コレクタ・エ
ミツタ降服歩留まりは「バーズ・ヘツド」を除去
する工程に対して、本発明の化学機械的研磨工程
により、先行技術書に記載したRIE平坦化によ
り、さらに「バーズ・ヘツド」を全く除去できな
かつた標準的工程により決定された。得られた結
果によれば、それぞれの分離工程の歩留まりは同
程度であつた。 Ｅ 発明の効果 汚染源として知られているフオトレジストを平
坦化媒体として使用することなく、シリコン基板
の主要表面の突起例えばバーズ・ヘツドを除去す
ることができる。
【図面の簡単な説明】
第１ａ図乃至第１ｃ図は研磨ポリシリコン充填
トレンチ基板接触技術を標準的ROI工程と組合わ
せ、本発明の研磨技術を用いて突起を除去する一
連の工程段階を示す半導体断面図、第２ａ図乃至
第２ｈ図は本発明の化学機械的研磨技術を用いて
突起を除去する他の実施例を示す半導体断面図で
ある。 １０……半導体構造、１１……シリコン基板、
１２……ROI領域、１２ａ，１２ｂ……突起、１
３……SiO2表面、１４……Si3N4層、１５……
SiO2層、１６……トレンチ、１７……熱SiO2層、
１８……CVDSi3N4層、１９……CVDSiO2層、
２０……ポリシリコン被覆層。

Claims (1)

  1. 【特許請求の範囲】 １ 平坦な部分と突起した部分とを備えた不規則
    な表面を有する半導体基板表面の突起を除去して
    表面を全体的に平坦化するための方法であつて、 前記不規則な表面を覆つてSi3N4の層を付着と
    して研磨停止障壁を形成し、 研磨粒子入りのスラリを使用して前記表面を機
    械的に研磨し、 研磨の進行が以前よりも相対的に遅くなつた時
    点で前記機械的な研磨を停止するようにしたこと
    を特徴とする、 半導体基板表面の突起を除去する方法。
JP61193022A 1985-10-28 1986-08-20 半導体基板表面の突起を除去する方法 Granted JPS62101034A (ja)

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