JPS62101034A - 半導体基板表面の突起を除去する方法 - Google Patents

半導体基板表面の突起を除去する方法

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JPS62101034A JP61193022A JP19302286A JPS62101034A JP S62101034 A JPS62101034 A JP S62101034A JP 61193022 A JP61193022 A JP 61193022A JP 19302286 A JP19302286 A JP 19302286A JP S62101034 A JPS62101034 A JP S62101034A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は半導体ウェハの表面における突起を除去するた
めの方法、さらに詳細には化学機械的研磨技術によって
二酸化シリコンの突起（「バーズ・ヘッド」と呼ばれる
ような部分）を除去するための方法に関するものである
。「バーズ・ヘッド」は通常の埋込酸化物分離（ＲＯＩ
）工程で発生する。
Ｂ、従来技術及び発明が解決しようとする問題点モノリ
シック集積回路技術では、通常集積回路構造において種
々の能動および受動デバイスを互いに分離する必要があ
る。種々の可能性の中で、完全な絶縁層分離がそれの大
きな利点のため広く用いられている。その利点には、寄
生キャパシタンスの低減、改善された性能、またある領
域（ペースまたはエミッタのような領域）を分離側壁に
当接させ、それにより最終的により大きな集積密度と自
己整合能力をもたらす能力がある。
絶縁層分離の１つの形態には、熱成長Ｓ　ＩＯ２および
Ｓ　ｌ　３　Ｎ　４で覆われたシリコン基板内の分離領
域におけるくぼみまたは溝の形成がある。溝の形成の間
、シリコン基板の残りをフォトレジストの保護膜で被覆
する。ＣＦ４反応イオン・エツチング（ＲＩＥ）の間、
５１６Ｎ４、Ｓ　ＩＯ２およびシリコンをフォトレジス
トで覆われていない分離領域においてエツチングする。
通常のエツチングによる溝の形成に続いて、シリコン基
板を通常の熱酸化工程に委ね、それにより溝内の露出し
たシリコンは二酸化シリコンに変換され、さらにシリコ
ン内への酸化と共に溝を満たし、分離領域を形成する。
不幸にして、この分離技術、いわゆるＲＯＩを使うと文
献で「バーズ・ビーク」および「バーズ・ヘッド」問題
といわれる２つの大きな欠点を生じる。
「バーズ・ヘッド」および「バーズ・ビーク」ばそれぞ
れ溝の上部周辺部における平坦でない二酸化シリコンお
よび窒化シリコン層の下側の横力向の酸化である。具体
的には、「バーズ・ヘッド」はＲＯＩ工程により形成さ
れた埋込酸化物分離領域の周辺部の輪郭を描く尾根形の
突起である。この工程によシ厚い（ＲＯＩ位置において
）または薄い（他の位置において）　Ｓ　ｉＯ２層のい
ずれかで完全に被覆されたシリコン基板ができ上る。「
バーズ・ヘッド」は酸化工程の間に横方向、縦方向、お
よびストレスにより増大される酸素拡散から生じる。ス
トレス現象およびＲＯＩ工程により引起される種々の問
題に関する詳細は弊社のヨーロッパ特許出願番号８２１
０６６５１．１（公告番号０７１２０５）に見出すこと
ができる。
先ず第１に、「バーズ・ヘッド」と関連する場合、後で
誘電体分離領域の側壁と当接する良好な拡散領域を達成
する必要があるとき「バーズ・ビーク」は困難を生じる
。
第２に、高さがほぼ０．５μｍの「バーズ・ヘッド」の
成長はＲＯＩ工程の間にでこぼこの、すなわち不規則な
シリコン表面形状をもたらす。第１の結果として、シリ
コン表面が平坦でないことはベースおよび（または）エ
ミッタ領域への電気的接触をもたらすため用いられるド
ープされたポリシリコンの時間調整された反応性イオン
・エツチング（ＲＩＥ）の間にポリシリコンのレールを
形成し易くなる恐れがある。これらのポリ７リコンのレ
ールは隣接するデバイス間の電気的短絡の一因となる。
この現象は１８Ｍテクニカル・ディスクロージャ・プル
テンＶｏ１．２５、Ｎｏｙ１２．１９８３年５月、ｐ、
６６０７−６６０８に発表されたＣ、Ｇ。
シャンボッカール（Ｊａｍｂｏｔｋａｒ　）による「ポ
リ７リコンレールの形成防止（Ｐｒｅｖｅｎｔｉｎｇｆ
ｏｒｍａｔｉｏｎ　ｏｆ　ｐｏｌｙｓｉｌｉｃｏｎ　ｒ
ａｉｌｓ）Ｊと題する論文の教示から理解することがで
きる。
基板表面の非平坦性のもう１つの結果は後で形成される
金属ランドの電圧破壊である。最後に、平坦な表面は最
終デバイスの配線密度と信頼性の両方を大幅に増大する
ことによるマルチレベル金属個別化体系にとって有利で
あることは広く認められている。
最近、ＲＯＩ領域の中央にトレンチを形成するこトニよ
り分離は相当に改善された。基板との電気的接触音もた
らすためトレンチ全ドープされたポリシリコンで満たす
ことができ、望むなら、または他のアプリケーションで
は、デバイス間に追加の分離領域を与えるため真性ポリ
シリコンまたは二酸化シリコンのような誘電体絶縁材料
でトレンチを満たす。
これらＳ　ｉ　Ｏ２の屋根形突起の形成から生じる上述
の深刻な問題を解決するためこれまで多くの試みがなさ
れてきた。
幾つかの参照文献によれば、そのような形成を回避する
ための新しい工程を画定する種々の製造工程が示唆され
てきた。この手法を説明して、上記ヨーロッパ特許出願
は下地のＳ　Ｌ　０２層が酸チツ化シリコン（ＳＩＯｘ
Ｎｙ）層により置換される工程を記載している。また、
米国特許第３８８６０００号では、下地の５ＩＯ２層は
除去され、酸チッ化シリコン層が７リコン基板上に直接
形成される。
これらの技術は全て効果と制御性の実証に欠けていた。
さらに、それらはこの業界で広く用いられていないＳｉ
ＯｘＮｙのような材料を用いる。
この手法とは違って、他の提案は問題を解決するもので
はないが、問題が起きた後でその部分的解決策？見出し
たものである。例えば、米国特許第４０２５４１１号お
よび第４０５９３５９号は「バーズ・ヘッド」により引
起される問題について記載し、構造を平坦化するため、
尾根のエツチングによりそれを解決することを示唆する
。
前者の参照文献では、ＲＯＩ工程から直接生じる基板の
表面上方に突出する突起、すなわち「バーズ・ヘッド」
は、最初に構造をフォトレジスト（８１０２とほぼ同じ
エツチング速度を有する）のような平坦化媒体で平坦化
し、次に、例えばＲＦスパッタリング装置内でＳ　ｉＯ
２とフォトレジストの両方を同じエツチング速度でエツ
チングすることにより除去される。その結果、平坦な表
面を有するシリコン・ウェハが得られる。後者の参照文
献では、ホウ素のようなドーピング不純物のアルコール
溶液金「バーズ・ヘッド」全有する基板表面に塗布する
。熱処理により、溶液全ホウ素でドープされた５１０２
膜へ変換するが、この膜は下地のＳ　ｒ　０２とほぼ同
じエツチング特性を有する。両方の酸化物を同じ速度で
エツチングする適当なエツチング剤に基板を浸す。この
工程によれば、「バーズ・ヘッド」は平らにされるが、
この工程は段の高さく例えば０．６乃至０．２ミクロン
）の減少全求めているが、完全な除去は求めていない。
さらに、この工程によれば、Ｐドープされた領域が上記
のホウ素でドープされたＳ　！０２膜で覆われたシリコ
ンの場所に形成され、従って、この特定の工程に対する
追加の制限を構成する可能性がある。
従って、本発明の主な目的は研磨技術によりシリコン基
板の主要表面または活性表面から粗さ、典型的にはＳ　
ｒ　０２の突起を完全に除去する方法を提供することに
ある。
本発明の別の目的は化学機械的研磨技術に基いてシリコ
ン基板の主要表面または活性表面から粗さ、典型的には
Ｓ　ｒ　０２の突起全完全に除去し、従って汚染源とし
て知られるフォトレジスト全平坦化媒体として用いる必
要上なくすための方法を提供することにある。
本発明の別の目的は化学機械的研磨技術によりシリコン
基板の主要表面まだは活性表面から粗さ、典型的にはＳ
　ｒ　０２の突起全完全に除去するための既知の半導体
製造工程のどれにも完全に適合可能な方法全提供するこ
とにある。
本発明の別の目的は後でマスク整合問題を余り伴うこと
な（ＲＯＩ領域の側壁に当接する良好な拡散領域を得る
ため、分離領域の縁部に近いＣＶＤ　Ｓ　ｉ　Ｏ２の充
填物から生じる粗さ、典型的には、５ＩＯ２の突起を完
全に除去するための方法全提供するものである。
本発明のさらに別の目的は電気的接触のためポリシリコ
ン付着全行なうとき望ましくないポリシリコンのレール
の形成企回避するため、ＲＯＩ工程から生じて通常「バ
ーズ・ヘッド」と呼ばれる粗さ、典型的にば５ｉ０２の
突起を完全に除去するための方法全提供することにある
。
本発明のさらに別の目的は改善された配線密度と信頼性
全件う以後の処理に適した完全に滑かで平坦な表面を残
すため、ＲＯＩ工程から生じて通常「バーズ・ヘッド」
と呼ばれる粗さ、典型的には５１０２の突起全完全に除
去するための方法を提供することにある。
本発明のさらに別の目的は残りのポリシリコンとＲＯＩ
領域の表面がほぼ同平面であるような完全に滑らかで平
坦な基板表面？残すため、ポリシリコン充填トレンチ基
板接触技術において「バーズ・ヘッド」とポリシリコン
を同時に除去するための方法を提供することにある。
Ｃ１問題を解決するための手段 本発明はＲＯＩ工程からシリコン基板の表面に生じる粗
さ、典型的には尾根形のＳ　ｒ　０２突起（言わゆる「
鳥の頭」）を除去するための方法である。
本発明は典型的にはＣＶＤ（化学蒸着）のＳｉ３Ｎ４か
ら成る研磨停止障壁層で一律に被覆された上記表面に化
学機械的研磨全適用することにより達成される。「バー
ズ・ヘッド」の湾曲した上部に置かれたＳｔ　　Ｎ　　
層の部分と下側にあるＳ　ｉＯ２の突起を除去する。何
故ならば、それらを平坦な基板表面を覆う部分よりも相
当速い化学機械的研磨速度に委ねるからである。従って
、このＣＶＤＳｉ３Ｎ４層は意外にも基板表面の平坦な
部分でのみ研磨またはエツチング停止障壁層として働く
。種々の大きさの圧力を研磨パッドに制御可能に加える
ことによシ、これらの研磨速度間の差を変えることがで
きる。化学機械的研磨工程により突起全うまく平坦化す
ることは研磨溶液の化学的性質によって決定される。こ
の点において、水金ベーストシタ５１０２スラリか効力
を示した。Ｓ　１０２と５ｉ６Ｎ４の間の研磨速度比は
好ましくは４対１の下限と４０対１の上限の間にあるべ
きである。本発明によれば、「バーズ・ヘッド」の上の
チツ化シリコンとその下側の二酸化シリコンのみが研磨
中に除去され、一方、ウェハの平坦な表面上に置かれた
チッ化シリコンの残りの部分はエツチング停止層とじて
全く効果的に働くことが意外にも実証された。
Ｄ、実施例 ここで説明する好ましい実施例は標準的な集積回路の製
造に関するものである。以下に詳述する第１の好ましい
実施例では、５１０２突起は最初に溝全シリコン基板に
形成し、次に露出されたシリコンを熱的に酸化してＲＯ
Ｉ領域を形成する標準的ＲＯＩ工程から結果として生じ
る「バーズ・ヘッド」である。前記第１の好ましい実施
例では、ＲＯＩ工程をポリシリコン充填トレンチ基板接
触技術と組合わせ、この技術に従って、トレンチをＲＯ
Ｉ領域に形成し、次にシリコン基板との低抵抗の電気的
接触を達成するためドープされたポリシリコンを充填す
る。
次にさらに詳細に第２ａ図全参照すると、典型的には埋
込酸化物分離（ＲＯＩ）領域１２を備えた所定の型の導
電率のシリコン基板１１である半導体基板１０の概略的
断面図が示される。通常、基板１１は実際にはその上Ｋ
Ｎ−エピタキシアル層が成長させられた一律なＮ　サフ
コレクタ領域を有するＰ−シリコン基板から成ることが
理解されるべきである。シリコン・ウェハの一部として
、この構造は上記のヨーロッパ特許出願に記載されたよ
うな既知の処理工程により作られてきた。すなわち、そ
の処理工程は、シリコン基板を設けること、酸化シリコ
ン層全付着し、次に前記基板上に複合層全形成するため
シリコン窒化物層全付着すること、前記複合層の限定さ
れた部分を除去して基板の選択された領域を露出させる
パターン化された酸化マスクまたはＲＯｒマスクを形成
すること、前記露出された領域を酸化して１つのデバイ
ス？別のデバイスから分離するため埋込酸化物分離領域
を作ること、最後に前記酸化マスクを除去して基板全体
を露出することである。第２ａ図に示す構造はこの工程
から直接生じ、それぞれ１２ａおよび１２ｂとして参照
される「バーズ・ヘッド」および「バーズ・ピーク」の
両方を示す。
具体的には、参照番号１２ａによシ参照される「バーズ
・ヘッド」は基板の表面におけるＲＯＩ領域の外面の輪
郭金描く尾根形のＳ　ＩＯ２突起とじて理解することが
できる。基板１１は従って前述した「バーズ・ヘッド」
１２ａに対応するＳ　＋　０２突起１２ａを有する不規
則なＳ　ＩＯ２表面１３？有する。ＲＯＩ領域１２の厚
さは約１１０００ｎである。
上に述べたように、好ましい実施例によれば、本発明は
「バーズ・ヘッド」と特定のポリシリコン基板接触技術
でのポリシリコン・トレンチ充填物との同時除去全もた
らす処理シーケンス？参照することにより説明される。
新たなＳ　１３　Ｎ４層１４は第２ｂ図に示すよつにＬ
ＰＣＶＤ（低圧化学蒸着）により一律に付着され、基板
表面の形態に適合する。８ｉ３Ｎ４層は後で化学機械的
研磨工程の間に研磨停止障壁として用いるのに十分厚く
なければならない（約５０乃至３００　ｎｍ　）。次に
第２ｂ図の構造全低圧化学蒸着（ＬＰＣＶＤ）装置内に
置いてトレンチ・エツチング・マスク酸化物として働く
好ましくは５００ｎｍの厚さのＳ　ｉＯ２層１５を生成
する。第２ｄ図に示すように、次に誘電体をエツチング
するためＣＦ　４雰囲気で標準的反応イオン・エツチン
グ（ＲＩＥ）技術に従ってトレンチ１６を形成する。
シＩＪコン・エツチング（約４．５ｎｍの深さ）をＳ　
Ｆ　６／ｃ　Ｑ２雰囲気で行なう。
次に熱的Ｓ　ｉＯ２層１７（約５Ｏｒ＋＋ｎ）、ＣＶＤ
５　ｌ　３　Ｎ　４層１８（５０乃至１０１００ｎ、お
よびＣＶ　Ｄ　Ｓ　ｒ　０２層１９（２００乃至５００
　ｎｍ　）から成る複合誘電体層を形成する。トレンチ
ｔ・くソシベートするように働く複合層全体は周知のよ
うに、ドープされたトレンチ充填物と隣接デバイス間の
密量性結合全妨げるほど十分厚くなければならない。し
かし、Ｓｉ３Ｎ４層１８は厚すぎてはならず、過大な厚
さは後続の熱処理工程の間にシリコン基板内での望まし
くない位置の狂いをもたらすであろう。トレンチの下部
を反応イオン・エツチング（ＲＩＥ）により開放して基
板を露出させる（第２ｆ図参照）。従来技術に従って、
すなわち、ＲＦ装置内でポリシリコンを付着するか、ま
たはシリコン上に選択的に付着して複合誘電体層上には
付着しないエピタキシアル・シリコン付着のいずれかに
より、ホウ素でドープされたポリシリコン全トレンチに
充填する。妥当な技術が米国特許第４２３５０９１号お
よび弊社の米国特許第４４７３５９８号に記載されてい
る。次の２段階コニ程が推奨されている。最初に低温（
６５０°Ｃ）で核形成層として働＜２００ｎｍの厚さの
ＬＰＧＶＤ真性ポリシリコン２０企付着し、ホウ素でド
ープされた２　５　Ｄ　Ｏｎｍの厚さのポリシリコンの
高温（１０００′Ｃ）での付着が続く。ポリシリコンの
被覆層２０　ｆｒ有する結果的な構造全第２ｇ図に示す
。第２ｇ図から明らかなように、複合層とポリシリコン
層は共形的に付着されているので、この構造の表面は平
坦ではなくむしろ不規則である。表面は「バーズ・ヘッ
ド」の位置ででこぼこであシ、トレンチの位置において
典型的な尖頭２１が認められる。第２ｇ図の構造を次に
本発明の化学機械的研磨方法に従って平坦化する。この
方法はインライン工程であり、いかなる既知の半導体製
造工程とも十分に適合することに注目すべきである。
直径約６０ｃｍの両側が解放された研磨装置またはロー
デル（Ｒｏｄｅｌ）２　Ｉ　Ｑ仕上げパッドと関連した
直径約４６ｃｍのストラスバーブ（Ｓｔｒａｓｂｕｒｇ
ｈ）単側研磨装置全研磨装置として使うことができる。
研磨スラリば８リツトルの５０ｉ量％コロイド状シｊノ
コン（Ｍｏｎｓａｎｔ　　５ｙｔｏｎ　ＨＴ５Ｄ　　”
ｉたはＮａ１ｃｏ　　Ｎａｌｃｏａｇ　　２５４９）と
、１５０グラムのジクロルイソサイアニュリック酸のナ
トリウム塩と、４５０グラムのＮａ２Ｃ０３Ｈ２０およ
び５２リツトルの脱イオン（Ｄ、Ｉ）水から成る。
次の仕様は上記研磨条件を要約する。
（１）　　研磨媒体：水に拡散したコロイド状Ｓ　ｉｏ
　２（２）スラリＰＨ：アルカリ性、ＰＨ９５−１２，
５（３）スラリ流速二両側解放研磨装置上で４００−５
００ｃｃ／分、ストラスバーブ 単側研磨装置北で１００−２００ ｃｃ１分。
（４）研磨圧カニ２．５ＰＳＩ （５）　　系の温度：４０−５０°Ｃ （６）研磨トッド：上部パッド−両側解放研磨装置上で
穴あきサバ４　（ＰｅｒｆｏｒａｔｅｄＳｕｂａ４） 下部パッド−画形式の研磨装置 上でローデル２１Ｏｒ２（両パ ラドともローデル社から） 水上ベースとした二酸化シリコン・スラリは６μｍの厚
さのポリシリコン層の一部である尖頭の輪郭に従うこと
なくシリコン層全研磨することが実験的に分った。尖頭
の深さは１５μｍの太ささてよい。１４５乃至２ミクロ
ンのポリシリコン層を研磨により除去することは尖頭を
完全に除去する。
研磨パッドの選択は均一な除去の走めに重要である。化
学機械的研磨の間に、全数で１２枚のウニ・・を同時に
研磨した。Ｓｉ３Ｎ４とポリシリコンの研磨速度全決定
した。Ｓｉ３Ｎ４または熱成長された５ｉ０２″！、た
けポリシリコンに覆われた１枚のテスト・ウェハの厚さ
を初めに測定した。ウエノ・の厚さがほぼ同じでかつテ
スト・ウエノ・の厚さより大きいかまたは小さくなるよ
うに１１枚の負荷シリコン・ウニ・・を選んだ。Ｓ　１
５　Ｎ　４の研磨速度へのウェハ厚の影響を表Ｉに示す
。Ｓｉ３Ｎ４テスト・ウェハが負荷ウェハより薄いとき
は、表Ｉのうン１．６、および５によれば５１６Ｎ４の
研磨速度は１２．４および１８．７層ｍ／分の間である
。他方、Ｓ　ｌ　５　Ｎ　４テスト・ウエノ・が負荷ウ
エノ蔦より厚いときは、Ｓ　Ｉ　３　Ｎ　４の研磨速度
はラン４．６、および７によれば２５５および３６．５
層ｍ／分の間である。
表１ ラン　研磨速度　開始ウエノ・　　厚さくμｍ）ｎ　ｍ
　／分　　テスト・ウエノ・負荷ウエノ・１　　　１２
．４　　　　　．３９６　　　　　．４０９２　　　２
５．５　　　　　．３９６　　　　　．３９６３　　　
１４．５　　　　　　、ろ９６　　　　　．４　Ｃｌ　
５４　　　２５．５　　　　　．４０１　　　　　　．
３９６５　　１８．７　　　　　．４０１　　　　　　
．４０１６　　　３６．５　　　　　．４０３　　　　
　．３９８７　　　３３．２　　　　　．４０３ Ｓ　ｌ　ｓ　Ｎ　４の研磨速度のウェハ厚への依存性を
ウニ・・対ウニ・・の研究から局部的に厚さが異なる単
一ウェハに投影することができる。５１６Ｎ４の突起が
平坦な平面上の５１３Ｎ４より相当速く研磨されること
に気付くことは全く予期していなかった。
「バーズ・ヘッド」の上の５ｉ６Ｎ４とその下のＳｉＯ
のみ全平坦化工程の間に除去し、８１６Ｎ４の残シの部
分は停止層として働く。
表■に示すように、熱成長されたＳ　ｒ　０２と５１３
Ｓ４問およびポリシリコンと５１５Ｓ４間の適正な研磨
速度比はそれぞれ６対１および８対１である。その限度
内で、Ｓｔ　　Ｎ　　は熱成長されたＳ　ｉＯ２および
ポリシリコンに対する研磨停止障壁として効果的に働く
ことができる。しかし、それより広い範囲では、４対１
の下限と４０対１の上限の間に含まれるＳｉＯと５ｉ６
Ｎ４間の研磨速度比は受容可能のはずである。下限よシ
低い研磨速度比に対しては８１３　Ｎ　４は平坦な８１
０２表面上の研磨停止層として働くことはできない。上
限よシ大きい研磨速度比に対しては、８１５Ｎ４研磨速
度はＳ　ｉ　Ｏ２突起の上部および側壁における５１３
Ｎ４を効率的に除去するには遅すぎる。
表■ 材　料　　研磨速度　開始ウエノ・　厚さ　μｍｎｍ７
分　　テスト・ウェハ　負荷ウェハ５ｉｓＮ４１８．７
　　．４０１　　　．４０５Ｓ　１０２　　１１５．８
　　−４０３　　　−４０９ポリシリコン　１６４．３
　　　　．４２４　　　　　．４２９平坦化後の最終構
造を第２ｈ図に示す。明示するように、「バーズ・ヘッ
ド」１２ａの上部は除去され、完全に平坦化された構造
が残る。ポリシリコン・スタッド２２はトレンチ内に残
シ、基板との接触をもたらす。デバイス位置において、
始めにＲＯＩ工程により発生したＳ　ｔ　０２層を次に
追加の絶縁層として、後の処理工程にとって有利となシ
得るＳｉ３Ｎ４研磨停止障壁により被覆する。
これで第２ｈ図の構造は通常の半導体処理の残シの工程
を完了する準備が整った。
説明は上で論じた特定の実施例に限定されるように解釈
されるべきではなく、本発明は広く応用されることが理
解されるべきである。ＲＯＩ領域を熱酸化ではなく溝（
またはくぼみ）にＳ　ＩＯ２のような誘電体材料を充填
することにより作る好ましい実施例を次に説明する。
第１ａ図に示すように、５乃至２００μｍの間の幅と０
．５乃至１．０μｍの間の深さの通常のくぼみ（または
溝）をＲＩＥ処理または湿式エツチングのいずれかによ
りシリコン基板２４に形成した。
熱酸化物／ＬＰＣｖＤ　５１５Ｓ４複合層構造２５／２
６が溝の外側のシリコン表面をパッシベートしてＲＯＩ
マスク・スタックとして働く間、シリコンをエツチング
する。２５乃至５０　ｎｍの間の非常に薄い熱酸化物層
２７（および随意的に２５乃至５０　ｎｍの間の非常に
薄いＳｉ３Ｎ４層）の成長後、ドープされていないＣＶ
　Ｄ　　Ｓ　ｒ　Ｏ２またはＣＶＤホウケイ酸塩層２８
を付着する。ＣＶＤガラス質のような他の適当な材料も
同様に付着することができ、熱応力を低減するためシリ
コンの１つと釣合う熱膨張係数のガラス質が好ましい。
第１ａ図によれば、ＣＶＤ酸化物層２８はＲＯ［’ぼみ
の深さよりもわずかに高くなければならない。第１ａ図
に示すように、Ｓ　ｒ　０２層２８がＲＯＩマスク・ス
タックに部分的に重なるＲＯＩ領域の縁部にＣＶＤ　Ｓ
ｉＯ２突起を形成する。非臨界的写真整合工程を用いる
ことによ！１ｌＳｉＯ２層２８の輪郭を描き、続いてフ
ォトレジストで覆われた領域の外側でＨＦまたは緩衝さ
れてＨＦ溶液によりｍ化物の除去を行なう。
第１ｂ図に示すように、フォトレジスト（図示せず）の
除去の後、ＣｖＤ　５１６Ｎ４層２９を構造に一律に付
着し、これは後でＲＯＩ領域の平らな部分で研磨停止層
として働く。第１Ｃ図によれば、上述の方法を用いたＣ
　Ｖ　Ｄ　　Ｓ　ｉＯ２突起の化学機械的研磨の後、「
バーズ・ヘッド」または「バーズ・ピーク−１を全く含
まないやや平坦なＲＯＩ分離領域２８を得る。また、長
い熱酸化工程を省略したので、欠陥密度はＲＯＩ領域の
近くまで大幅に減少する。したがって、ＲＯＩ工程に代
るものに本発明の化学機械的方法を導入すると、「バー
ズ・ヘッド」、「バーズ・ピーク」およびそれらに関連
した欠陥を持たないＲＯＩ領域の生産が可能になる。さ
らに、はぼ滑かで平坦な表面を備えた集積構造が与えら
れる。
トレンチをこのように形成し、所期のＦ　ＥＴｔたはバ
イポーラ・デバイスの最終的完成まで処理を継続できる
。研磨停止層２９は広い（約２０μｍを越える）酸化物
充填トレンチのみならず狭い酸化物充填トレンチを用い
る場合に、酸化物研磨ストップがないときに狭いトレン
チ内の酸化物に関連しで発生するそのような広いトレン
チの酸化物の過剰量を除去しようとする化学機械的研磨
作用の傾向？回避するのに特に有用である。その代りと
して、第１ａ図の層２８をパターン化しないでおくこと
ができ、非臨界的マスク工程により、中央トレンチ領域
における酸化物の除去のしすぎを避けるため広い酸化物
充填トレンチの中央領域の上を除いて研磨停止層２９に
さらに十分に除去することができる。全てのトレンチ幅
が約２０　／Ｊｍより小さく（酸化物研磨停止層の必要
性を除く〕、さらに全てのＦＥＴデバイスをシリコン研
磨停止層の必要性を除くトレンチ間のチップ上に形成す
る比較的少ない事例において、酸化物研磨停止層と共に
シリコン研磨停止層の省略が可能である。
ＦＥＴデバイスは表面デバイスであり、薄いエピタキシ
アル層（もしあれば）を必要とせず、さらに１つのデバ
イスを別のデバイスから十分に分離するため大きな深さ
の二酸化シリコンを必要としない。従って、チップのＦ
ＥＴから少しの量のシリコン表面を不注意に除去しても
、重大な結果にならないので、シリコン研磨ストップは
必要ない。
本発明はＲＯＩ領域の形成中に熱酸化または酸化物付着
のいずれかによシ形成されたＳ　ＩＯ２の「バーズ・ヘ
ッド」の化学機械的研磨による平坦化を採り上げる。本
発明の方法は半導体処理のいかなる工程中に形成された
どのような種類のガラス質の突起にも適用できることは
言うまでもない。
例えば、あるアプリケーションでは、ガラス質の膜がシ
リコン基板上に付着する。これらのガラス質の膜はしば
しば典型的には０．５μｍの高さの突起としそ特色づけ
られ、それらの底面において数平方ミクロンの領域を覆
う。これらの表面突起は依然として有害な表面状態と考
えられる。Ｓ　＋　０２のスタッドまたは隆起のような
他の突起の例は米国特許第４４７３５９８号に記載され
る（第２ｆ図の参照番号１１を参照）。それらも上記方
法により平坦化することができる。他方、上記方法は工
程のパラメータを少し変更するだけで、ＣＶＤホウケイ
酸塩またはＣＶＤボロアルミナ・ケイ酸塩ガラス等のよ
うなドープされていない熱またはＣｖＤ　ＳｉＯ２に類
似した他の材料にも適合することができる。本発明は上
述した特定の実施例に限定されることなく、それ以外の
標準的ＲＯＩ領域を有する構造、すなわちデバイス分離
をもたらすだめ埋込酸化物が深いポリシリコンまたは誘
電体充填トレンチのいずれかを取巻く構造にも適用する
ことができる。しかし、上に説明したように、トレンチ
に対する充填材料はこの好ましい実施例で選択されたＳ
　ｌ　３　Ｎ４のような研磨停止障壁材料よりも実質的
に速い化学機械的研磨のための研磨速度を有することだ
けが必要である。
分離領域の形成後、通常の処理音用いて完全なバイポー
ラ・デバイスを形成した。コレクタ・エミッタ降服歩留
捷υは「バーズ・ヘッド」を除去する工程に対して、本
発明の化学機械的研磨工程により、先行技術書に記載し
たＲＩＥ平坦化により、さらに「バーズ・ヘッド」を全
く除去できなかった標準的工程により決定された。得ら
れた結果によれば、それぞれの分離工程の歩留まシは同
程度であった。
Ｅ、発明の効果 汚染源として知られているフオトレジスｔｔ−平坦化媒
体として使用することなく、シリコン基板の主要表面の
突起例えばバーズ・ヘッドを除去することができる。
【図面の簡単な説明】
第１ａ図乃至第１ｃ図は研磨ポリシリコン充填トレンチ
基板接触技術を標準的ＲＯＩ工程と組合わせ、本発明の
研磨技術を用いて突起を除去する一連の工程段階全示す
半導体断面図、第２ａ図乃至第２Ｙ図は本発明の化学機
械的研磨技術全周いて突起を除去する他り実施例を示！
半導体断面図である。 １０・・・・半導体構造、１１・・・・シリコン基板、
１２−・−・ＲＯＩ領域、１２　ａ、　　１２　ｂ−−
突起、１３・・・・ＳｉＯ表面、１４・・・・５１６Ｎ
４層、１５・・・・ＳｉＯ層、１６・・・・トレンチ、
１７・・・・熱Ｓ　ｒ　Ｏ２層、１８・・・・ＣＶＤ　
５ｊ３Ｎ４層、１９・・・・ＣＶＤ５【０２層、２０・
・・・ポリシリコン被覆層。 出願人　　インタブ升ンジ九ル・ビジネス・マシ―ンズ
・コーポレーション復代理人　弁理士　　篠　　　１）
　　文　　　雄第２ｃ図 第２ｄ図 第２ｅ図

Claims (1)

  1. 【特許請求の範囲】 半導体基板表面の突起を除去するための方法であつて、 突起を備えた不規則な表面を有する半導体基板を用意し
    、 前記不規則な表面を覆つて研磨停止障壁の層を付着し、 前記表面を化学機械的に研磨して突起の上部および側壁
    に置かれた前記研磨停止障壁層の部分を下側にあるガラ
    ス質と共に除去する一方、前記研磨停止障壁層の平坦な
    表面上に置かれた他の部分を実質的に腐食されないまま
    残すことを特徴とする突起除去方法。
JP61193022A 1985-10-28 1986-08-20 半導体基板表面の突起を除去する方法 Granted JPS62101034A (ja)

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