JPH03112151A - 能動層積層素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は能動層積層素子に関し、特に電極配線の構造に
関する。

〔従来の技術〕

従来、能動層２層構造を有する５ＯＩ（セミコンダクタ
・オン・インシュレータ）Ｉ造素子の下層トランジスタ
への各電極の形成は、以下のように行なわれていた。第
２図は従来技術により作成した能動層積層素子の模式断
面図である。

まず、シリコン基板１上に、ドレイン５、ソース７及び
ゲート６からなる下層トランジスタを形成したのち全面
に第１の酸化１１１３を形成する。次でこの第１の酸化
Ｉ３！３上にシリコン膜を形成し、このシリコン膜上に
ドレイン５Ａ、ソース７Ａ及びゲート６Ａからなる上層
トランジスタを形成したのち全面に第２の酸化膜４を形
成する。

次で下層トランジスタのゲート６、ドレイン５及びソー
ス７上の第２及び第１の酸化膜４，３にコンタクトホー
ルをドライエツチング法で形成し、この穴の中にタング
ステンを選択ＣＶＤで埋め込んで柱状電極８Ａを形成す
る。その後、さらにタングステン膜を堆積して、コンタ
クトホールを囲み込んで柱状電極８Ａに接続する台座１
１を形截する。最後に、全面に第３の酸化膜７を堆積し
、台座１１上の第３の酸化Ｍ９にコンタクトホールを形
成した後に、アルミニウムを堆積し、バターニングして
、素子間の配線１０Ａを形成していた。

〔発明が解決しようとする課題〕

しかしながら、上述した従来の能動層積層素子では、下
層トランジスタ中のゲート６、ドレイン５及びソース７
位置のシリコンとアルミニウムからなる配線１０Ａ間に
は、シリコンと柱状型＠８Ａ、柱状電極８Ａと台座１１
及び台座１１と配線１０Ａの各界面が存在し、界面状態
が悪いと下層トランジスタの各電極でのコンタクト抵抗
は増大する。

また、タングステンからなる台座１１とアルミニウムか
らなる配線１０Ａ間の接触面積は小さく、このため下層
トランジスタの各電極でのコンタクト抵抗は益々増大す
るという問題点がある。

〔課題を解決するための手段〕

本発明の能動層積層素子は、半導体基板表面に形成され
たソースとドレインと半導体基板上にゲート絶縁膜を介
して形成されたゲートとからなる下層トランジスタと、
この下層トランジスタ上に形成された第１の絶縁膜と、
この第１の絶縁膜上の半導体膜に形成されたソースとド
レインと半導体膜上にゲート絶縁膜を介して形成された
ゲートとからなる上層トランジスタと、この上層トラン
ジスタを含む全面に形成された第２の絶縁膜と、この第
２の絶縁膜上に形成された第３の絶縁膜と、前記下層ト
ランジスタのソースとドレインとゲート上の前記第２及
び第１の絶縁膜に形成された第１のコンタクトホールと
、この第１のコンタクトホール内に埋設された第１の金
属からなる柱状電極と、前記第３及び第２の絶縁膜に形
成され前記柱状電極の上部を露出するように形成された
第２のコンタクトホールと、この第２のコントタクトホ
ール内に埋設された第２の金属からなる配線とを含んで
形成される。

〔実施例〕

以下、本発明の実施例を図面を用いて説明する。本実施
例においては、半導体膜としてシリコン膜、絶縁膜とし
てシリコン酸化膜、半導体基板としてシリコン基板、配
線材料としてアルミニウム、コンタクトホール中に埋め
込む柱状の金属としてタングステンを用いている。

第１図は本発明の一実施例の模式断面図である。以下製
造工程順に説明する。

まずシリコン基板１上に素子分離酸化膜２を形成したの
ち、ゲート酸化膜を介して多結晶シリコンからなるゲー
ト６を形成し、次で不純物を導入してドレイン５とソー
ス７からなる下層トランジスタを形成する。次に全面に
Ｓ　ｉ　０２等からなる第１の酸化膜３を形成する。次
でこの第１の酸化膜３上に多結晶シリコン膜を形成した
のち、レーザアニール等の方法で単結晶化したシリコン
膜とし、その上にゲート酸化膜を介して多結晶シリコン
からなるゲート６Ａを形成し、次でシリコン膜に不純物
を導入してドレイン５Ａとソース７Ａとを形成し上層ト
ランジスタとする。次で全面を第２の酸化膜４で覆う。

次に、下層トランジスタのゲート６、ドレイン５及びソ
ース７上の各電極位置の第２及び第１の酸化膜４，３に
ドライエツチング法で第１のコンタクトホールを形成し
たのち、Ｈ２をキャリアガスとした混合比１：１のＷＦ
６とＳ　ｉ　Ｈ４の混合ガスを用い、温度３００℃の環
境でタングステンのＣＶＤ成長を行う。この条件におい
ては、タングステンはシリコン膜上にのみ堆積され、シ
リコン酸化膜上には堆積されない、この結果、コンタク
トホール内にのみタングステン層からなる柱状電極８が
形成される。

次に、全面に第３の酸化膜９を堆積したのち、柱状電極
８の上部を露出するようにドライエツチング法で第２の
コンタクトホールを形成する。この時、ドライエツチン
グは、柱状電極８の上面と、側面の一部が露出し、かつ
下層トランジスタのゲート６、ドレイン５及びソース７
位置のシリコンが露出しない深さまで行う。最後に、ア
ルミニウムを堆積し、柱状電極８とのマスクマージンを
満たすようにアルミニウム膜をバターニングして、素子
間の配線１０を形成する。

このように、本実施例によれば、下層トランジスタ中の
ゲート６、ドレイン５及びソース７位置のシリコンとア
ルミニウムからなる配線１０間には、シリコンと柱状電
極８と配線１０の界面のみが存在し、従来存在した柱状
電極８Ａと台座１１との界面は存在しないので、その分
下層トランジスタの各電極でのコンタクト抵抗は低下す
る。また、アルミニウムからなる配線１０は、タングス
テンからなる柱状電極８の上面と側面の一部で接触して
いるため、従来に比べ、配線１０と柱状電極８間の接触
面積は大きくなり、このため下層トランジスタの各電極
でのコンタクトは益々低下する。

〔発明の効果〕

以上説明したように本発明は、下層トランジスタのソー
ス、ドレイン及びゲート上の絶縁膜にコンタクトホール
を形成したのち、このコンタクトホール内に第１の金属
からなる柱状電極を形成し、次でこの柱状電極上部の上
面と側面に接続する第２の金属からなる配線を形成する
ことにより、下層トランジスタの各電極のコンタクト抵
抗の低下した能動層積層素子が得られるという効果があ
る。

【図面の簡単な説明】

第１図は本発明の一実施例の模式断面図、第２図は従来
例の模式断面図である。 １・・・シリコン基板、２・・・素子介離酸化膜、３・
・・第１の酸化膜、４・・・第２の酸化膜、５，５Ａ・
・・ドレイン、６．６Ａ・・・ゲート、７，７Ａ・・・
ソース、８．８Ａ・・・柱状電極、９・・・第３の酸化
膜、１０・・・配線。

Claims (1)

【特許請求の範囲】
1. 半導体基板表面に形成されたソースとドレインと半導体
   基板上にゲート絶縁膜を介して形成されたゲートとから
   なる下層トランジスタと、この下層トランジスタ上に形
   成された第１の絶縁膜と、この第１の絶縁膜上の半導体
   膜に形成されたソースとドレインと半導体膜上にゲート
   絶縁膜を介して形成されたゲートとからなる上層トラン
   ジスタと、この上層トランジスタを含む全面に形成され
   た第２の絶縁膜と、この第２の絶縁膜上に形成された第
   ３の絶縁膜と、前記下層トランジスタのソースとドレイ
   ンとゲート上の前記第２及び第１の絶縁膜に形成された
   第１のコンタクトホールと、この第１のコンタクトホー
   ル内に埋設された第１の金属からなる柱状電極と、前記
   第３及び第２の絶縁膜に形成され前記柱状電極の上部を
   露出するように形成された第２のコンタクトホールと、
   この第２のコントタクトホール内に埋設された第２の金
   属からなる配線とを含むことを特徴とする能動層積層素
   子。