JPH03113445U - - Google Patents
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- Publication number
- JPH03113445U JPH03113445U JP2133590U JP2133590U JPH03113445U JP H03113445 U JPH03113445 U JP H03113445U JP 2133590 U JP2133590 U JP 2133590U JP 2133590 U JP2133590 U JP 2133590U JP H03113445 U JPH03113445 U JP H03113445U
- Authority
- JP
- Japan
- Prior art keywords
- dma
- control circuits
- request
- cpu
- devices
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
Landscapes
- Bus Control (AREA)
Description
第１図はこの考案によるＤＭＡ制御回路の構成
図、第２図は制御回路２１の構成図、第３図は第
１図の作用説明図、第４図は従来技術によるＤＭ
Ａ制御回路の構成図である。 １０……ＣＰＵ、１１〜１３……ＤＭＡ要求装
置、１４……優先度制御装置、２１〜２３……制
御回路、３１……ＤＭＡ要求信号、３２……ＤＭ
Ａ許可信号、３３……システムクロツク。
図、第２図は制御回路２１の構成図、第３図は第
１図の作用説明図、第４図は従来技術によるＤＭ
Ａ制御回路の構成図である。 １０……ＣＰＵ、１１〜１３……ＤＭＡ要求装
置、１４……優先度制御装置、２１〜２３……制
御回路、３１……ＤＭＡ要求信号、３２……ＤＭ
Ａ許可信号、３３……システムクロツク。
Claims (1)
- 複数のＤＭＡ要求装置１１〜１３にそれぞれデ
イジー・チエーンによる制御回路２１〜２３が接
続され、ＤＭＡ要求装置１１〜１３からのＤＭＡ
要求信号３１は制御回路２１〜２３から取り出さ
れ、ワイアードオア接続されてＣＰＵ１０に送ら
れ、ＣＰＵ１０からのＤＭＡ許可信号３２は制御
回路２１〜２３にシリアルに接続されてＤＭＡ要
求装置１１〜１３に伝達されることを特徴とする
ＤＭＡ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2133590U JPH03113445U (ja) | 1990-03-02 | 1990-03-02 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2133590U JPH03113445U (ja) | 1990-03-02 | 1990-03-02 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03113445U true JPH03113445U (ja) | 1991-11-20 |
Family
ID=31524384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2133590U Pending JPH03113445U (ja) | 1990-03-02 | 1990-03-02 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03113445U (ja) |
-
1990
- 1990-03-02 JP JP2133590U patent/JPH03113445U/ja active Pending
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