JPH03113646A - トレース回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はトレース回路に関し、特に、マイクロプロセッ
サ用インサーキットエミュレータ等に具備されるプログ
ラム実行トレース回路に関する。

（従来の技術） 従来のインサーキットエミュレータのトレース回路は、
トレース開始から常にマイクロプロセッサのバスアクセ
スをトレースし、トレースメモリ（通常、数にステップ
程度を記憶可能）にサイクリックに記憶していき、トレ
ース終了条件が成立した時にトレースメモリへの書込み
を停止Ｉ−するようになっている。

（発明が解決しようとする課題） 調べたい個所とトレース終了条件が成立する個所の間で
は、通常の場合、多くの命令が実行される。その間でル
ープが実行されると、従来の方法では、ループの実行結
果ばかりがトレースメモリに残ることになり、調べたい
個所をトレースできない場合があった。

例えば第５図（ａ）に示すように、トレース条件が成立
するまでにループ（Ｇ−Ｈ間）を何回も実行する必要が
あるとする。この場合、トレースメモリにプログラム実
行結果をすべて書込んでいき、容量オーバーとなると最
初のメモリーアドレスに戻ってオーバーライドしていく
とすると、最終的にはループの実行結果ばかりが記録さ
れ、調べたい個所Ｆの実行結果は消えてしまい、トレー
スできない。

また、このような問題を回避するためには大量のトレー
スメモリが必要となり、回路規模が大型化し、専有面積
の増大を招く等の問題があった。

本発明は上述した問題点に鑑みてなされたものであり、
その目的は、ループの実行による有効なトレースデータ
の実質的な減少を防止し、トレースメモリを最大限に活
用できるトレース回路を提供することにある。

（課題を解決するための手段） 本発明のトレース回路は、トレース開始から終了に至る
まで実行されるループの先頭アドレスを記憶しているル
ープアドレスレジスタと、該ループアドレスレジスタの
記憶しているループ先頭アドレスと、ターゲットシステ
ムのアドレスバスの現在のアドレスとの一致を検出する
比較器と、該比較器により一致が検出された場合に、該
現在のアドレスの前記トレースメモリへの書込みアドレ
スを保持する記憶回路と、前記比較器により一致が検出
された場合に前記現在のアドレスが直前のアドレスに連
続するアドレスであるか、あるいは不連続なアドレスで
あるかを検出する比較器と、該比較器により現在のアド
レスと直前のアドレスとが不連続であることが検出され
た場合、前記記憶回路が保持しているアドレスを前記ト
レースメモリへの書込みアドレスとして選択するセレク
タとを有することを特徴とする。

（作用） あらかじめループアドレスレジスタに登録されているル
ープ先頭アドレスに実際の実行アドレスが到達すると、
それがプログラムをシーケンシャルに実行した結果始め
て到達したものであるか、あるいはループを実行するた
めに分岐命令によってループ先頭に分岐してきた結果で
あるかを検出し、ループ先頭に分岐してきた場合には、
この実行結果をトレースメモリの新たな番地に書込まず
、一番最初にシーケンシャルに実行した時のデータが記
憶されている番地にオーバーライドすることにより、ル
ープの実行部分が重複してトレースメモリに記録されな
いようにし、メモリの有効利用を達成する。

（実施例） 次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明のトレース回路の一実施例のブロック図
である。

本実施例は、ターゲットマイクロプロセッサのデータバ
スおよびアドレスバスの状態を記録するトレースメモリ
１と、命令フェッチサイクルであることを検出するデコ
ーダ２と、現在実行中の命令アドレスに１を加算する加
算器３ａと、そのアドレスを保持するラッチ４と、ルー
プ先頭アドレスを保持するループアドレスレジスタ５と
、現在の命令アドレスを、直前の命令アドレスに１を加
算したものおよびループ先頭アドレスと比較して一致を
検出するコンパレータ６ｂ、６ａと、トレースメモリへ
の書込みアドレスを保持するラッチ７と、ループ先頭ア
ドレスをトレースメモリに書込んだときのトレースメモ
リアドレスを保持するラッチ８と、トレースメモリアド
レスを通常の命令実行の場合と、ループ先頭への分岐が
起きた場合とで切り換えるセレクタ９と、次のトレース
メモリアドレスを生成するための加算器３ｂと、ループ
の回数をカウントするループカウンタ１１とから構成さ
れている。

以上の回路により、通常の命令実行では、十レースメモ
リアドレスを＋１ずつインクリメントしながら、トレー
スを行い、ループ先頭命令をシーケンシャルに実行した
場合には、その時のトレースメモリアドレスを記憶しく
ラッチ８）、ループ先頭命令へ分岐して来て実行した場
合には、トレースメモリアドレスを、前にループ先頭命
令を格納したトレースメモリアドレス（ラッチ８の内容
）に設定することにより、ループ実行部分は最新の実行
結果のみトレースする機能を実現したものである。

各回路の機能は以下のとおりである。

トレースメモリ１は、データ、アドレスおよびループ先
頭に分岐してきたことを示すビットを記憶する。

デコーダ２は、命令フェッチサイクルであればＦＥＴＣ
ＨをＬＯＷにする。

加算器３ａ、３ｂはアドレスに１を加算する。

ラッチ４は、直前の命令フェッチサイクルのアドレス＋
１を保持する。

ループアドレスレジスタ５には、ループ先頭アドレスを
設定しておく。

コンパレータ６ａ、６ｂは、アドレスの一致を検出する
ＦＥＴＣＨにより制御され、命令フェッチサイクルでの
み動作する。

ラッチ７は、トレースメモリの書込みアドレスを保持す
る。

ラッチ８は、ループ先頭が実行されたときのトレースメ
モリアドレスを保持する。

セレクタ９は、通常はラッチ７のアドレスをトレースメ
モリアドレスとして与える。ループ先頭へ分岐してきた
場合は、ラッチ８をセレクトする。

ループカウンタ１１は、ループの実行回数をカウントす
る。

次に、本実施例の動作を第２図および第３図を用いて具
体的に説明する。

（１）ループ先頭をシーケンシャルに実行した場合ルー
プアドレスレジスタ５に設定されているループ先頭アド
レスＮと現在のアドレスとが一致すると比較器６ａから
出力される信号ＨＩＴが一時的にローレベルとなる（す
なわち負パルスが出力される）。また、現在のアドレス
とラッチ４の出力（直前のアドレス＋１）とが共にＮで
あり、一致しているため、Ｃ０ＮＴもローレベルとなっ
て負パルスが出力される。これにより、ナントゲートＴ
１の出力がローレベルとなってサンプリングパルスがラ
ッチ８に供給され、ループ先頭データを格納したトレー
スメモリのアドレスＴがこのラッチ８に保持される。

すなわち、ナントゲートＴ２の出力はハイレベル（“ｌ
”）であるため、セレクタの出力ＹはＡｆｌｉＪ子の入
力（ラッチ７の出力Ｔ）に等しくこのラッチ７の出力Ｔ
がトレースメモリへの書込みアドレスとなり、一方で、
このアドレスＴが後のループ実行に備えてラッチ８に保
持される。

（２）ループ先頭に分岐してきた場合 この場合、ループ先頭アドレス（現在のアドレス）Ｎと
ラッチ４の出力アドレスＭ＋１とが一致しないためＣ０
ＮＴはハイレベルを維持する。これにより、ナントゲー
トＴ２の出力がローレベル（”Ｏ”　）となってセレク
タ９はラッチ８の出力アドレスを選択する。すなわち、
ラッチ８の内容Ｔがトレースメモリの書込みアドレスと
なり、ラッチ７にＴ＋ｌをロードして、以下シーケンシ
ャルに実行した場合と同じアドレスにデータがオーバー
ライドされる。

第４図（ａ）、　　（ｂ）は本実施例のトレース動作の
一例を示す図である。

同図（ａ）のようなプロセッサ動作が行なわれる場合、
ループが実行される部分Ｂ、　Ｄは、最新のループ実行
結果のみがトレースメモリに残り、それ以前の−ものは
オーバーライドされる（同図（ｂ））。

この場合、ループカウンタ１１は、トレース終了後、ル
ープＤのループ実行回数を保持している。

また、ループＢ、　Ｄの先頭では、ループ先頭への分岐
があったことを示すビットがオンになっている。

以上、本発明を実施例を用いて説明したが、木発明はこ
れに限定されるものでなく、種々、変形、応用が可能で
ある。例えば、ループアドレスレジスタを含む検出回路
を複数設け、多重ループおよび複数シーケンシャルルー
プにも対応可能とすることもできる。

また、本発明はインサーキットエミュレータのトレース
回路だけではなく、例えば、マイクロプログラムのトレ
ース回路等にも利用できる。

（発明の効果） 以上説明したように本発明は、トレース中に、あらかじ
め登録しておいたループがあると、これをリアルタイム
に検出して、ループの実行部分が重複してトレースメモ
リに記録されないようにすることにより、メモリを有効
に利用するトレース機能を実現できる効果がある。

これにより、従来のトレース機能ではとらえられなかっ
た現象も、トレースメモリの容量を増大させることなく
トレースすることがＩＩＪ能となる。

【図面の簡単な説明】

第１図は本発明のトレース回路の一実施例のブロック図
、 第２図はループ先頭をシーケンシャルに実行した場合の
動作を説明するためのタイミングチャート、 第３図はループ先頭に分岐してきた場合の動作を説明す
るためのタイミングチャート、第４図（ａ）、　　（ｂ
）は第１図の実施例のトレース動作の一例を示す図であ
り、（ａ）はターゲットプロセッサの動作、（ｂ）はト
レースメモリの内容を示す図であり、 第５図（ａ）、　　（ｂ）は従来例のトレース動作の一
例を示す図である。 １・・・トレースメモリ　　２・・・デコーダ３ａ、３
ｂ・・・１加算器　４・・・ラッチ５・・・ループアド
レスレジスタ

Claims (1)

1. 【特許請求の範囲】 ターゲットシステムにプログラムを実行させ、該ターゲ
   ットシステムのバスアクセスをモニターしながらデータ
   バスおよびアドレスバスの状態をトレースメモリに記録
   するトレース回路において、トレース開始から終了に至
   るまでに実行されるループの先頭アドレスを記憶してい
   るループアドレスレジスタ（５）と、 該ループアドレスレジスタ（５）の記憶しているループ
   先頭アドレスと、ターゲットシステムのアドレスバスの
   現在のアドレスとの一致を検出する比較器（６ａ）と、 該比較器（６ａ）により一致が検出された場合に、該現
   在のアドレスの前記トレースメモリへの書込みアドレス
   を保持する記憶回路（８）と、前記比較器（６ａ）によ
   り一致が検出された場合に前記現在のアドレスが直前の
   アドレスに連続するアドレスであるか、あるいは不連続
   なアドレスであるかを検出する比較器（６ｂ）と、 該比較器（６ｂ）により現在のアドレスと直前のアドレ
   スとが不連続であることが検出された場合、前記記憶回
   路が保持しているアドレスを前記トレースメモリへの書
   込みアドレスとして選択するセレクタ（９）とを有する
   ことを特徴とするトレース回路。