JPH0362233A - アドレスマッチタイミングトレース機構 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、計算機システムにおいてハードウェア／ソ
フトウェアのデバッグ或はトラブルシュート等を効率的
に行うのに好適なアドレスマツチ検出機能を有するアド
レスマツチタイミングトレース機構に関する。

（従来の技術） 計算機システムにおいては、ハードウェア／ソフトウェ
アのデバッグを容易に行うため、アドレスマツチ機構を
備えるのが一般的である。このアドレスマツチ機構は、
主記憶装置上の特定アドレスへのアクセスを捕え、即ち
アドレスマツチを検出し、プログラムの実行を停止する
か、或は割込みを発生するものである。実際には、対象
となるアドレスへのアクセスは１回に限られるわけでは
ないことから、アドレスマツチ機構をより有効に使用す
るためには、割込みを発生して、ソフトウェアのハンド
ラによって各種情報の取得を行うのが望ましい。但し、
割込みを伴う場合には、アドレスマツチ検出の前後で、
プログラムの継続性を保つことが要求される。

（発明が解決しようとする課題） 上記したように従来のアドレスマツチ機構では、アドレ
スマツチを検出した場合にプログラムの実行を停止する
方式、或は割込みを発生する方式が適用されていた。し
かし、アドレスマツチを検出した際に単に停止するだけ
では、使用範囲が限定されてしまい、実際には役に立た
ない場合が多い。また、割込みを発生する場合には、ア
ドレスマツチ検出の前後でプログラムの継続性を保つ必
要があるが、これはパイプライン方式を採用する計算機
や、複雑な動作を伴う命令セットを備える計算機では、
実現が極めて困難である。更に、取得した情報は即時性
に欠ける場合もあり、ハードウェア不具合の追及等には
役に立たないこともある。特に、割込みを発生して情報
を取得する際には、当然性能の悪化を伴う。これはシス
テムの用途によっては容認されないものであり、トラブ
ルシュートには不向きである。

この発明は上記事情に鑑みてなされたものでその目的は
、ハードウェア／ソフトウェアのデバッグ或はトラブル
シュートの際に、アドレスマツチ検出機構をより有効に
使用でき、性能の悪化を伴わず、またプログラムの継続
性を損わずに、即時的な情報の取得を可能としたアドレ
スマツチタイミングトレース機構を提供することにある
。

［発明の構成］ （課題を解決するための手段） この発明は、アドレスマツチの検出対象アドレスを保持
するためのアドレスマツチレジスタ手段とメモリアクセ
スがあった場合に、その対象アドレス（メモリアクセス
先のメモリアドレス）とアドレスマツチレジスタ手段の
内容とを比較し、一致の何無（即ちアドレスマツチの有
無）を判別するアドレスマツチ検出手段と、メモリアク
セス時の各種情報を複数セット格納するためのトレース
メモリであって、メモリアクセス時に上記アドレスマツ
チ検出手段によってアドレスマツチが検出される毎に格
納動作が行われるトレースメモリと、このトレースメモ
リのアドレスを指定し、同メモリの格納動作が行われる
毎にアドレスが更新されるカウンタ手段とを設けたこと
を特徴とするものである。

（作用） 上記の構成によれば、メモリアクセス時にアドレスマツ
チ検出手段によってアドレスマツチが検出された場合に
は、その時点におけるシステム内の各種情報がトレース
メモリに書込まれる。上記各種情報としては、例えば対
応するメモリアクセス時のデータ、発行した命令を特定
する情報（プログラムステータスワード、プログラムカ
ウンタ、分岐トレースレジスタ、命令語等）である。

上記の情報書込みが行われるとカウンタ手段のアドレス
更新動作が行われ、トレースメモリに対する次のアドレ
スが指定される。このようにして、複数回にわたるアド
レスマツチ検出に関し、各検出時点における各種情報が
トレースメモリにトレースされる。

（実施例） 以下、この発明の一実施例を図面を参照して説明する。

第１図は計算機システムに設けられたアドレスマツチタ
イミングトレース機構周辺のブロック構成を示す。同図
において、１１はメモリアクセス先を指定するメモリア
ドレスを保持するためのメモリアドレスレジスタ（ＭＡ
Ｒ）　、１２−１〜１２−ｎは計算機システム内部の各
種レジスタ類（以下、内部レジスタと称する）、１３は
アドレスマツチタイミングトレース機構である。アドレ
スマツチタイミングトレース機構１３は、メモリアクセ
スの対象アドレスとの一致を検出すべきアドレス、即ち
アドレスマツチ検出対象メモリアドレスを保持するため
のアドレスマツチレジスタ（ＡＭＲ）１４と、このアド
レスマツチレジスタ１４およびメモリアドレスレジスタ
１１の両内容を比較して一致（アドレスマツチ）を検出
するための比較器１５と、この比較器１５の出力（アド
レスマツチ検出結果）およびメモリアドレスレジスタ１
１で指定されたアドレスへのアクセスがあることを示す
メモリアクセス信号１６がいずれも真であることを検出
するためのアントゲ−）　（ＡＮＤ）１７とを有してい
る。アドレスマツチタイミングトレース機構１３は更に
、アンドゲート１７の出力信号の状態に応じて書込み可
状態となり、メモリアドレスレジスタ１１および内部レ
ジスタ１２−１−１２−ｎの各保持情報の書込みが行わ
れるトレースメモリ１８と、このトレースメモリ１８の
アドレスを指定するためのカウンタ１９とを有している
。このカウンタ１９は、トレースメモリ１８への１回の
情報書込み毎にアントゲ−）１７の出力信号に応じてカ
ウントアツプするようになっている。

さて、計算機システムにおいては、例えばメモリ上の特
定アドレスのデータが破壊されるといった不具合が発生
することがある。ところが、データ破壊が直ちに異常動
作を招くことは一般に少なく、したがって、このような
不具合は原因追及が困難である。本発明はこのような場
合に有効なツールを堤供するものである。上記した第１
図の構成は、本発明の一実施例を示したもので、以下そ
の動作を説明する。

まず、データ破壊の発生するメモリアドレスを、アドレ
スマツチタイミングトレース機構１３内のアドレスマツ
チレジスタ１４にセットしておく。

そして、この状態で調査対象とするプログラムを起動す
る。この起動されたプログラムの処理においてメモリア
クセスが行われる際には、メモリアクセス先を示すメモ
リアドレスがメモリアドレスレジスタ１１に保持される
。このとき、アドレスマツチタイミングトレース機構１
３内の比較器１５によって、メモリアドレスレジスタ１
１とアドレスマツチレジスタ１４の両内容が比較され（
てアドレスマツチの有無が判別され）、両内容が一致し
ている場合だけ（したがってアドレスマツチが検出され
た場合だけ）比較器１５の出力（であるアドレスマツチ
検出結果）が真となる。

比較器１５の出力（アドレスマツチ検出結果）はメモリ
アクセス信号１Ｇと共にアンドゲート１７に供給される
。メモリアクセス信号１１ｍは、メモリアクセスが行わ
れる場合に真となる。したがって、メモリアクセス時に
比較器１５の出力が真の場合、即ちアドレスマツチレジ
スタ１４によって示されるメモリアドレスへのメモリア
クセスがｊテわれる場合には、アンドゲート１７の出力
が真となる。アンドゲートＩ７の出力が真となると、ト
レースメモリ１８が書込み可状態となる。この結果、カ
ウンタ１９の指定するトレースメモリ１８のアドレスに
、その時点（即ちアドレスマツチ検出時点）においてメ
モリアドレスレジスタ１１および内部レジスタ１２−１
〜ｌ　２−ｎに保持されている各情報が格納される（ト
レースされる）。上記各情報は、アドレスマツチが検出
されたメモリアクセス時のデータ、発行した命令を特定
する情報（プログラムステータスワード、プログラムカ
ウンタの内容、分岐トレースレジスタの内容、命令語等
）である。そして、上記各情報がトレースメモリ１８に
格納されると、（メモリアクセス信号１６の真から偽へ
の遷移に対応する）アンドゲート１７の出力の真から偽
への遷移に応じてカウンタ１９がカウントアツプし、ト
レースメモリ１８に対する次の情報格納アドレスを指定
する。もし、カウンタ１９がトレースメモリ１８の最終
アドレスを指定していた場合には、カウンタＩ９は上記
のカウントアツプによりトレースメモリ１８の先頭アド
レスを指定することになる。一方、調査対象プログラム
の実行はそのまま継続される。

以上の動作は、調査対象プログラムの実行期間中、繰返
し行われる。したがって、調査対象プログラムの実行が
データ破壊により異常終了した場合には、トレースメモ
リ１８の内容を調査することにより、不具合箇所を容易
に特定することが可能となる。

［発明の効果］ 以上詳述したようにこの発明によれば、ハードウェア／
ソフトウェアのデバッグ或はトラブルシュートのために
、メモリアクセス時にアドレスマツチ検出機構によりア
ドレスマツチが検出される毎に、そのメモリアクセス時
の各種情報をトレースメモリに書込む動作を行い、その
都度トレースメモリのアドレスを更新する構成とするこ
とにより、過去複数回にわたるアドレスマツチ検出につ
き、各種情報をトレースメモリにトレースできるように
なり、このトレースメモリの情報を利用することで、ハ
ードウェア／ソフトウェアの不具合によってメモリ上の
データ破壊が発生した場合等、デバッグを効率良く行う
ことができる。また、アドレスマツチ検出時の情報トレ
ースは簡単に実現でき、しかもアドレスマツチで割込み
を発生する方式と異なって複雑な制御を要することなく
プログラムの継続性を維持でき、性能悪化を伴わないこ
とから、トラブルシュートの際にも有効である。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック構成図であ
る。 １１・・・メモリアドレスレジスタ（ＭＡＲ）　、１２
−１〜１２−ｎ・・・内部レジスタ、１３・・・アドレ
スマツチタイミングトレース機構、１４・・・アドレス
マツチレジスタ（ＡＭＲ）　、１５・・・比較器（アド
レスマツチ検出手段）、１７・・・アンドゲート（ＡＮ
Ｄ）　、１８・・・トレースメモリ、１９・・・カウン
タ。

Claims (1)

1. 【特許請求の範囲】 メモリアクセス先を指定するメモリアドレスを保持する
   ためのメモリアドレスレジスタ手段を備え、このメモリ
   アドレスレジスタ手段に保持されているメモリアドレス
   をもとにメモリアクセスが行われる計算機システムにお
   いて、 メモリアクセスの対象アドレスとの一致を検出すべきア
   ドレスマッチ検出対象メモリアドレスを保持するための
   アドレスマッチレジスタ手段と、このアドレスマッチレ
   ジスタ手段および上記メモリアドレスレジスタ手段の両
   保持内容が一致するアドレスマッチを検出するためのア
   ドレスマッチ検出手段と、 メモリアクセス時の各種情報を複数セット格納するため
   のトレースメモリであって、メモリアクセス時に上記ア
   ドレスマッチ検出手段によってアドレスマッチが検出さ
   れる毎に格納動作が行われるトレースメモリと、 このトレースメモリのアドレスを指定し、同メモリの格
   納動作が行われる毎にアドレスが更新されるカウンタ手
   段と、 を具備することを特徴とするアドレスマッチタイミング
   トレース機構。