JPH03113797A - ダイナミックランダムアクセスメモリ - Google Patents
ダイナミックランダムアクセスメモリInfo
- Publication number
- JPH03113797A JPH03113797A JP1106775A JP10677589A JPH03113797A JP H03113797 A JPH03113797 A JP H03113797A JP 1106775 A JP1106775 A JP 1106775A JP 10677589 A JP10677589 A JP 10677589A JP H03113797 A JPH03113797 A JP H03113797A
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- Japan
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- 230000004044 response Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 2
- 230000002542 deteriorative effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）に関し特に情報処理システム内において記憶素子と
して使用されるＤＲＡＭに関する。
Ｍ）に関し特に情報処理システム内において記憶素子と
して使用されるＤＲＡＭに関する。
従来技術
従来のこの種のＤＲＡＭには、アドレス入力用ボート、
データ入出力用ボート、ＲＡＳ Ｃロウアドレスストロ
ーブ）信号入力用ボート、ＣＡＳ（カラムアドレススト
ローブ）信号入力用ボートデータ人出力制御信号入力用
ボートが外部端子として具備されている。
データ入出力用ボート、ＲＡＳ Ｃロウアドレスストロ
ーブ）信号入力用ボート、ＣＡＳ（カラムアドレススト
ローブ）信号入力用ボートデータ人出力制御信号入力用
ボートが外部端子として具備されている。
上述した従来のＤＲＡＭにおいて、２５６にワード×４
ビットのＩＭ（メガ）ビットＤＲＡＭを例にあげてみる
と、第５図に示す様に構造上、外部端子数としては、ア
ドレス入力用ボート（ＡＯ〜Ａ８）の９本、データ入出
力用ボート（１１００〜ｌ１０３）の４本、ＲＡＳ、Ｃ
ＡＳ、データ人出力制御用ボート（ＷＥ、０Ｅ）４本及
び電源、グランドビン２本の最少限総計１９本が必要で
ある。
ビットのＩＭ（メガ）ビットＤＲＡＭを例にあげてみる
と、第５図に示す様に構造上、外部端子数としては、ア
ドレス入力用ボート（ＡＯ〜Ａ８）の９本、データ入出
力用ボート（１１００〜ｌ１０３）の４本、ＲＡＳ、Ｃ
ＡＳ、データ人出力制御用ボート（ＷＥ、０Ｅ）４本及
び電源、グランドビン２本の最少限総計１９本が必要で
ある。
発明の目的
本発明の目的は、従来ＤＲＡＭに比較して性能や容量を
低下させることなく、構造上、外部端子数を減らすこと
により、より小型化高密度実装を可能にしたＤＲＡＭを
提供することである。
低下させることなく、構造上、外部端子数を減らすこと
により、より小型化高密度実装を可能にしたＤＲＡＭを
提供することである。
発明の構成
本発明によるＤＲＡＭは、ロウアドレスストローブ信号
を受ける外部端子と、互いに時分割で入力されるカラム
アドレスストローブ信号及び書込み／読出し指令信号を
受ける外部端子と、ロウアドレス、カラムアドレス、デ
ータを互いに時分割で入出力するための外部端子と、前
記ロウアドレスストローブ信号に応答して前記ロウアド
レスを取込むロウアドレス取込み手段と、前記ロウアド
レスストローブ信号の存在時に前記書込み指令信号が発
生された時に前記カラムアドレスを取込み、前記書込み
指令信号が発生された時には前記カラムアドレスストロ
ーブ信号に応答して前記カラムアドレスを取込むカラム
アドレス取込み手段と、これ等取込まれたアドレスに基
づいて前記データの書込み／読出しを制御する手段とを
含むことを特徴とする。
を受ける外部端子と、互いに時分割で入力されるカラム
アドレスストローブ信号及び書込み／読出し指令信号を
受ける外部端子と、ロウアドレス、カラムアドレス、デ
ータを互いに時分割で入出力するための外部端子と、前
記ロウアドレスストローブ信号に応答して前記ロウアド
レスを取込むロウアドレス取込み手段と、前記ロウアド
レスストローブ信号の存在時に前記書込み指令信号が発
生された時に前記カラムアドレスを取込み、前記書込み
指令信号が発生された時には前記カラムアドレスストロ
ーブ信号に応答して前記カラムアドレスを取込むカラム
アドレス取込み手段と、これ等取込まれたアドレスに基
づいて前記データの書込み／読出しを制御する手段とを
含むことを特徴とする。
実施例
以下、本発明の詳細を実施例にもとづき図面を参照して
説明する。
説明する。
第１図は本発明の一実施例を示すＤＲＡＭ内部構造のブ
ロック図である。第２図は第１図のブロック構成の中の
メモリアクセス制御部の詳細回路である。第３図は第２
図の回路図によるメモリアクセス時のタイミングチャー
トである。また、第４図は本発明により、２５６にワー
ド×４ビット構成のＩＭＤＲＡＭを実現させた場合のＤ
ＩＰ （デュアルインラインパッケージ）の外形図であ
る。
ロック図である。第２図は第１図のブロック構成の中の
メモリアクセス制御部の詳細回路である。第３図は第２
図の回路図によるメモリアクセス時のタイミングチャー
トである。また、第４図は本発明により、２５６にワー
ド×４ビット構成のＩＭＤＲＡＭを実現させた場合のＤ
ＩＰ （デュアルインラインパッケージ）の外形図であ
る。
第１図において、制御ポートＰＯはＲＡＳ信号を入力す
るためのボートである。また、制御ボートＰ１はＣＡＳ
信号とデータ人出力制御信号とを互いに時分割で入力す
るためのボートである。
るためのボートである。また、制御ボートＰ１はＣＡＳ
信号とデータ人出力制御信号とを互いに時分割で入力す
るためのボートである。
制御部３は制御ポートＰＯ，ＰＬにより入力される信号
により第２図に示すＲＡＳ、ＣＡＳ、ＣＡＤ（カラムア
ドレス）、ＣＡＤ ＬＡＴ（カラムアドレスラッチ）
、ＷＥ（ライトイネーブル）。
により第２図に示すＲＡＳ、ＣＡＳ、ＣＡＤ（カラムア
ドレス）、ＣＡＤ ＬＡＴ（カラムアドレスラッチ）
、ＷＥ（ライトイネーブル）。
ＯＥ（アウトプットイネーブル）の各信号を生成するた
めのメモリ制御部である。ボート４はロウアドレス、カ
ラムアドレス、データを互いに時分割で入出力するため
のアドレス・データ兼用ボートである。
めのメモリ制御部である。ボート４はロウアドレス、カ
ラムアドレス、データを互いに時分割で入出力するため
のアドレス・データ兼用ボートである。
バッファ５は制御部３により生成されるデータ人出力制
御信号により制御されるデータ人出力用バッファである
。また、ラッチ部６は同じく制御部３にて生成されるＣ
ＡＤ ＬＡＴ信号にて制御されるカラムアドレスラッ
チ部であり、さらに、バッファ７は同じく制御部３にて
生成されるＲＡＳ、ＣＡＳ信号にて制御されるアドレス
入力用バッファである。
御信号により制御されるデータ人出力用バッファである
。また、ラッチ部６は同じく制御部３にて生成されるＣ
ＡＤ ＬＡＴ信号にて制御されるカラムアドレスラッ
チ部であり、さらに、バッファ７は同じく制御部３にて
生成されるＲＡＳ、ＣＡＳ信号にて制御されるアドレス
入力用バッファである。
尚、１０はメモリセル、１１はセンスアンプ。
１２はロウデコーダ、１３はカラムデコーダである。
第２図において、ゲート１０１．１０２はインバータ（
反転器）、ブロック２０１，２０２，２０３はフリップ
フロップ（以下Ｆ／Ｆと称する）、ゲート３０１，３０
２゜３０３．３０４，３０５，３０８はオアゲート、ゲ
ート４０１はノアゲート、ブロック５０１，５０２は遅
延回路、ブロック６０１はトライステートバッファ、ブ
ロック７０１はＣＡＳ信号をリード／ライト時で切換え
るためのセレクタである。
反転器）、ブロック２０１，２０２，２０３はフリップ
フロップ（以下Ｆ／Ｆと称する）、ゲート３０１，３０
２゜３０３．３０４，３０５，３０８はオアゲート、ゲ
ート４０１はノアゲート、ブロック５０１，５０２は遅
延回路、ブロック６０１はトライステートバッファ、ブ
ロック７０１はＣＡＳ信号をリード／ライト時で切換え
るためのセレクタである。
次に本発明について第１図、第２図、第３図を参照して
メモリアクセス動作を説明する。メモリライトシーケン
スに関しては、まず制御ポートＰ１よりロウレベルでラ
イト動作を示すパルス（第３図■）（以下ライトパルス
と称する）が入力される。次に、制御ポートＰＯより入
力されるＲＡＳ信号（第３図■）が直接メモリアクセス
制御部より出力され、その立下がりによりアドレス入力
バッファ部７の出力を許可し、ロウアドレスがサンプリ
ングされる。更に、そのＲＡＳ信号の立下がりによりＦ
／ Ｆ ２０２ヘライト状態（ハイレベル出力）がセ
ットされる。
メモリアクセス動作を説明する。メモリライトシーケン
スに関しては、まず制御ポートＰ１よりロウレベルでラ
イト動作を示すパルス（第３図■）（以下ライトパルス
と称する）が入力される。次に、制御ポートＰＯより入
力されるＲＡＳ信号（第３図■）が直接メモリアクセス
制御部より出力され、その立下がりによりアドレス入力
バッファ部７の出力を許可し、ロウアドレスがサンプリ
ングされる。更に、そのＲＡＳ信号の立下がりによりＦ
／ Ｆ ２０２ヘライト状態（ハイレベル出力）がセ
ットされる。
その後、前に入力されたライトパルスの立上がりにより
Ｆ ／ Ｆ ２０１がロウレベル出力にセットされる。
Ｆ ／ Ｆ ２０１がロウレベル出力にセットされる。
それにより第３図■のカラムアドレスラッチ（ＤＡＤ
ＬＡＴ）信号が有効になり、カラムアドレスラッチ部
６においてアドレスラッチが行われる。
ＬＡＴ）信号が有効になり、カラムアドレスラッチ部
６においてアドレスラッチが行われる。
同じく、このライトパルスの立上がりにより第３図■の
ライトイネーブル（ＷＥ）信号が有効になり、データ人
出力バッフ７５を制御しデータの入力を行う。そして、
更に本信号は制御ポートＰ１から入力されるＣＡＳ信号
（第３図■）の立下がりにより遅延回路５０１で遅延さ
れた後無効（ハイレベル）になる。メモリアクセス制御
部出力のＣＡＳ信号（第３図■）は、第３図■のライト
パルスの立上がりによりトライステートバッファ６０１
の出力が許可され、セレクタ７０１の入力ポートＡへ出
力される。
ライトイネーブル（ＷＥ）信号が有効になり、データ人
出力バッフ７５を制御しデータの入力を行う。そして、
更に本信号は制御ポートＰ１から入力されるＣＡＳ信号
（第３図■）の立下がりにより遅延回路５０１で遅延さ
れた後無効（ハイレベル）になる。メモリアクセス制御
部出力のＣＡＳ信号（第３図■）は、第３図■のライト
パルスの立上がりによりトライステートバッファ６０１
の出力が許可され、セレクタ７０１の入力ポートＡへ出
力される。
ここで、Ｆ／Ｆ２０２にライト状態がセットされている
ので、セレクタ７０１のＳＥＬ （セレクト）端子にハ
イレベルが入力され、入力ポートＡが出力に選択されて
第３図■の様にＣＡＳ信号を出力する。そして出力され
たＣＡＳ信号の立下がりにより、既にカラムアドレスラ
ッチ部６にラッチされていたカラムアドレスがアドレス
入力用バッファ７より入力される。その後、ＲＡＳ信号
の立上がりによりＣＡＳ信号（第３図■）、ＣＡＤ
ＬＡＴ信号（第３図■）を立上げて無効にする。以上が
メモリライトシーケンスである。
ので、セレクタ７０１のＳＥＬ （セレクト）端子にハ
イレベルが入力され、入力ポートＡが出力に選択されて
第３図■の様にＣＡＳ信号を出力する。そして出力され
たＣＡＳ信号の立下がりにより、既にカラムアドレスラ
ッチ部６にラッチされていたカラムアドレスがアドレス
入力用バッファ７より入力される。その後、ＲＡＳ信号
の立上がりによりＣＡＳ信号（第３図■）、ＣＡＤ
ＬＡＴ信号（第３図■）を立上げて無効にする。以上が
メモリライトシーケンスである。
次に、メモリリードシーケンスについて説明すると、制
御ポートＰ１からは、メモリライト時とは違い、ライト
パルスは入力されず、ここではリード状態を示すための
ハイレベルのままの入力である。
御ポートＰ１からは、メモリライト時とは違い、ライト
パルスは入力されず、ここではリード状態を示すための
ハイレベルのままの入力である。
次に、制御ボー）ＰＯへ入力されるＲＡＳ信号（第３図
■）は、ライト時と同様、直接、メモリアクセス制御部
３より出力され、本信号の立下がりによりアドレス入力
バッファ部７の出力を許可し、ロウアドレスが入力され
る。そして、そのＲＡＳ信号の立下がりによりＦ ／
Ｆ ２０２へリード状態（ロウレベル出力）がセットさ
れる。
■）は、ライト時と同様、直接、メモリアクセス制御部
３より出力され、本信号の立下がりによりアドレス入力
バッファ部７の出力を許可し、ロウアドレスが入力され
る。そして、そのＲＡＳ信号の立下がりによりＦ ／
Ｆ ２０２へリード状態（ロウレベル出力）がセットさ
れる。
このセットされた信号により、メモリアクセス制御部出
力のＣＡＳ信号（第３図■）は、セレクタ７０１が入力
ポートＢが出力へ選択される様、５ＥＬ（セレクト）端
子にロウレベルが入力されるので、メモリアクセス制御
部３からのＣＡＳ信号（第３図■）としては、ＲＡＳ信
号同様、制御ポートＰ１より入力されたＣＡＳ信号がそ
のままダイレクトにメモリアクセス制御部３より出力さ
れる。そしてその信号の立下がりによってアドレス入力
バッファ部７の入力が許可され、カラムアドレスが入力
される。
力のＣＡＳ信号（第３図■）は、セレクタ７０１が入力
ポートＢが出力へ選択される様、５ＥＬ（セレクト）端
子にロウレベルが入力されるので、メモリアクセス制御
部３からのＣＡＳ信号（第３図■）としては、ＲＡＳ信
号同様、制御ポートＰ１より入力されたＣＡＳ信号がそ
のままダイレクトにメモリアクセス制御部３より出力さ
れる。そしてその信号の立下がりによってアドレス入力
バッファ部７の入力が許可され、カラムアドレスが入力
される。
次に、ＣＡＳ信号の立下がりによりＦ ／’ Ｆ ２０
３がロウレベル出力にセットされ、その出力が遅延回路
５０２により遅延された後、アウトプットイネーブル（
ＯＥ）信号（第３図■）として出力される。その信号に
よりデータ入出力用バッファ部５が制御され、データ出
力を行う。そしてＲＡＳ信号の立上がりにより、ＣＡＳ
信号（第３図■）。
３がロウレベル出力にセットされ、その出力が遅延回路
５０２により遅延された後、アウトプットイネーブル（
ＯＥ）信号（第３図■）として出力される。その信号に
よりデータ入出力用バッファ部５が制御され、データ出
力を行う。そしてＲＡＳ信号の立上がりにより、ＣＡＳ
信号（第３図■）。
ＯＥ倍信号第３図■）の各信号を立上げて無効にする。
以上がメモリリードシーケンスである。
以上述べた様な動作によりメモリのリード／ライトを実
現することによって、従来技術に比較して、性能、メモ
リ容量を低下させることなく、従来より少数の外部端子
数（第４図参照）にて小型で機能が同等であるＤＲＡＭ
を実現できるのである。
現することによって、従来技術に比較して、性能、メモ
リ容量を低下させることなく、従来より少数の外部端子
数（第４図参照）にて小型で機能が同等であるＤＲＡＭ
を実現できるのである。
発明の効果
以上述べた如く、本発明によれば、ＣＡＳ信号とデータ
人出力制御信号とを時分割にて入力し、またアドレス信
号と入出力データとを時分割で人出力するよう構成して
いるので、外部端子数をそれだけ減少させることができ
、よって小型化、高密度実装が可能となるという効果が
ある。
人出力制御信号とを時分割にて入力し、またアドレス信
号と入出力データとを時分割で人出力するよう構成して
いるので、外部端子数をそれだけ減少させることができ
、よって小型化、高密度実装が可能となるという効果が
ある。
第１は本発明のシステムブロック図、第２図は第１図に
おけるメモリアクセス制御部の具体例を示す回路図、第
３図は本発明の実施例の動作を示すタイミングチャート
、第４図は本発明によるＤＲＡＭを２５６にワード×４
ビット構成の１ＭＤＲＡＭとした場合の外観図、第５図
は従来のＩＭＤＲＡＭの外観図である。 主要部分の符号の説明 ３・・・・・・メモリアクセス制御部 ４・・・・・・アドレス・データボート５・・・・・・
データバッファ ６・・・・・・ＣＡＤラッチ ７・・・・・・アドレスバッファ ＰＯ・・・・・・ＲＡＳポート
おけるメモリアクセス制御部の具体例を示す回路図、第
３図は本発明の実施例の動作を示すタイミングチャート
、第４図は本発明によるＤＲＡＭを２５６にワード×４
ビット構成の１ＭＤＲＡＭとした場合の外観図、第５図
は従来のＩＭＤＲＡＭの外観図である。 主要部分の符号の説明 ３・・・・・・メモリアクセス制御部 ４・・・・・・アドレス・データボート５・・・・・・
データバッファ ６・・・・・・ＣＡＤラッチ ７・・・・・・アドレスバッファ ＰＯ・・・・・・ＲＡＳポート
Claims (1)
- （１）ロウアドレスストローブ信号を受ける外部端子と
、互いに時分割で入力されるカラムアドレスストローブ
信号及び書込み／読出し指令信号を受ける外部端子と、
ロウアドレス、カラムアドレス、データを互いに時分割
で入出力するための外部端子と、前記ロウアドレススト
ローブ信号に応答して前記ロウアドレスを取込むロウア
ドレス取込み手段と、前記ロウアドレスストローブ信号
の存在時に前記書込み指令信号が発生された時に前記カ
ラムアドレスを取込み、前記書込み指令信号が発生され
た時には前記カラムアドレスストローブ信号に応答して
前記カラムアドレスを取込むカラムアドレス取込み手段
と、これ等取込まれたアドレスに基づいて前記データの
書込み／読出しを制御する手段とを含むことを特徴とす
るダイナミックランダムアクセスメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1106775A JPH03113797A (ja) | 1989-04-26 | 1989-04-26 | ダイナミックランダムアクセスメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1106775A JPH03113797A (ja) | 1989-04-26 | 1989-04-26 | ダイナミックランダムアクセスメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03113797A true JPH03113797A (ja) | 1991-05-15 |
Family
ID=14442280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1106775A Pending JPH03113797A (ja) | 1989-04-26 | 1989-04-26 | ダイナミックランダムアクセスメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03113797A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5303201A (en) * | 1992-03-30 | 1994-04-12 | Kabushiki Kaisha Toshiba | Semiconductor memory and semiconductor memory board using the same |
-
1989
- 1989-04-26 JP JP1106775A patent/JPH03113797A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5303201A (en) * | 1992-03-30 | 1994-04-12 | Kabushiki Kaisha Toshiba | Semiconductor memory and semiconductor memory board using the same |
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