JPH0311436B2 - - Google Patents
Info
- Publication number
- JPH0311436B2 JPH0311436B2 JP56104011A JP10401181A JPH0311436B2 JP H0311436 B2 JPH0311436 B2 JP H0311436B2 JP 56104011 A JP56104011 A JP 56104011A JP 10401181 A JP10401181 A JP 10401181A JP H0311436 B2 JPH0311436 B2 JP H0311436B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- pattern
- memory
- clock
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/263—Generation of test inputs, e.g. test vectors, patterns or sequences ; with adaptation of the tested hardware for testability with external testers
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は論理回路を試験するための試験パター
ンデータを発生する装置に関する。
ンデータを発生する装置に関する。
一般的にLSIやプリント板ユニツトの試験器に
は３種類の論理パターンを必要とする。第１のパ
ターンは被試験体に入力する論理パターンと前記
入力した結果によつて得られた出力とを比較する
期待値パターンより成るデータパターンである。
第２のパターンは比較の禁止を指定するマスクパ
ターン、第３のパターンは被試験体の双方向性端
子に接続される入力パターンドライバのオン／オ
フを行なうｉ／ｏパターンである。
は３種類の論理パターンを必要とする。第１のパ
ターンは被試験体に入力する論理パターンと前記
入力した結果によつて得られた出力とを比較する
期待値パターンより成るデータパターンである。
第２のパターンは比較の禁止を指定するマスクパ
ターン、第３のパターンは被試験体の双方向性端
子に接続される入力パターンドライバのオン／オ
フを行なうｉ／ｏパターンである。
上記３種類のパターン発生について、たとえば
被試験体の端子が双方向性、すなわち入力、出力
いずれにもなり得る場合、ｉ／ｏパターンとデー
タパターンが同時に変化したとき被試験体の端子
が出力状態に、さらに試験機のドライバもオン、
すなわち出力状態になり、双方共に悪影響をおよ
ぼし、出力回路素子の破壊等をこまねくことがあ
る。前記双方共に出力となる状態は被試験体の応
答時間によるものであり、これは試験パターンデ
ータを分割して、２サイクルで動作させ、最初の
サイクルでデータパターンを変化させ被試験体の
出力端子をオフ、すなわち入力端子にし次のサイ
クルでｉ／ｏパターンを変化させ試験機のドライ
バをオン、すなわち出力端子に切換えることによ
つて防ぐことができる。
被試験体の端子が双方向性、すなわち入力、出力
いずれにもなり得る場合、ｉ／ｏパターンとデー
タパターンが同時に変化したとき被試験体の端子
が出力状態に、さらに試験機のドライバもオン、
すなわち出力状態になり、双方共に悪影響をおよ
ぼし、出力回路素子の破壊等をこまねくことがあ
る。前記双方共に出力となる状態は被試験体の応
答時間によるものであり、これは試験パターンデ
ータを分割して、２サイクルで動作させ、最初の
サイクルでデータパターンを変化させ被試験体の
出力端子をオフ、すなわち入力端子にし次のサイ
クルでｉ／ｏパターンを変化させ試験機のドライ
バをオン、すなわち出力端子に切換えることによ
つて防ぐことができる。
マスクパターンについては、１回のマスクパタ
ーンの設定に対し、この条件のもとでデータパタ
ーンを複数回変化させ、被試験体の論理機能を試
験するということが一般的である。このように試
験条件によつては３種類のパターンを同時に変化
させる必要はない。しかしながら試験時間の短縮
のためには、試験条件が許すかぎり、複数のパタ
ーンを同時に変化させることが望ましい。
ーンの設定に対し、この条件のもとでデータパタ
ーンを複数回変化させ、被試験体の論理機能を試
験するということが一般的である。このように試
験条件によつては３種類のパターンを同時に変化
させる必要はない。しかしながら試験時間の短縮
のためには、試験条件が許すかぎり、複数のパタ
ーンを同時に変化させることが望ましい。
実際のテストではこれらのパターンが連続して
いるため、１サイクル毎に変化させるべきパター
ンを切換える必要がある。
いるため、１サイクル毎に変化させるべきパター
ンを切換える必要がある。
通常このようなパターン発生は、上記３種類の
パターンをそれぞれ別個のメモリに格納し、これ
を独立に読み出すことによつて行なわれる。しか
しながらこの方法では、いずれかのメモリがオー
バフローすることによつて、格納できるパターン
数の制限を受け、メモリの利用効率が悪いという
欠点がある。
パターンをそれぞれ別個のメモリに格納し、これ
を独立に読み出すことによつて行なわれる。しか
しながらこの方法では、いずれかのメモリがオー
バフローすることによつて、格納できるパターン
数の制限を受け、メモリの利用効率が悪いという
欠点がある。
本発明の目的とするところは、前記問題点を解
決した高速でかつメモリの利用効率の良いパター
ン発生器を提供することにある。
決した高速でかつメモリの利用効率の良いパター
ン発生器を提供することにある。
本発明の特徴は、論理回路を試験する試験器の
試験パターンデータを発生する装置において、３
種類の試験パターンデータを同一メモリ内に格納
する手段と、前記手段に格納されたデータの２種
類の試験パターンデータを１サイクル内で読み取
り出力する手段と前記格納手段に格納されたデー
タを１サイクルで１種類読み取り出力する手段と
前記２つの読み取り出力する手段を切換える手段
から成り、必要に応じて実時間で試験パターンデ
ータの読み取り出力する手段を切換えることにあ
る。
試験パターンデータを発生する装置において、３
種類の試験パターンデータを同一メモリ内に格納
する手段と、前記手段に格納されたデータの２種
類の試験パターンデータを１サイクル内で読み取
り出力する手段と前記格納手段に格納されたデー
タを１サイクルで１種類読み取り出力する手段と
前記２つの読み取り出力する手段を切換える手段
から成り、必要に応じて実時間で試験パターンデ
ータの読み取り出力する手段を切換えることにあ
る。
以下本発明の実施例を用いて詳細な説明を行な
う。
う。
第１図は本発明の実施例を示す。
マイクロコントロール回路１のクロツク出力端
子２、コントロール出力端子３はアドレスコント
ロール回路４のクロツク入力端子５、コントロー
ル入力端子６にそれぞれ入る。アドレスコントロ
ール回路４のアドレス出力端子７はパターンメモ
リ８、コントロールメモリ９のそれぞれのアドレ
ス端子１０，１１に入る。コントロールメモリ９
のデータ出力端子１２はマイクロコントロール回
路１のデータ入力端子１３に接続されている。パ
ターンメモリ８のデータ出力１４はレジスタRi，
RM，RDのそれぞれのデータ入力端子１５，１
６，１７に接続される。レジスタRi，RM，RD
の出力はレジスタRi′，RM′，RD′を介してｉ／
ｏパターンデータ、マスクパターンデータ、デー
タパターンデータとして出力される。またレジス
タRi，RM，RDにはマイクロコントロール回路
１のクロツク出力、CLKi，CLKM，CLKDが接
続されている。マイクロコントロール回路１のク
ロツク出力CLOCK１はレジスタRi′，RM′，
RD′に接続されている。マイクロコントロール回
路１はコントロールメモリ９から読み出されたデ
ータを解析し、メモリのアドレツシングの制御信
号およびパターンデータを各レジスタにセツトす
るクロツク信号を発生する。
子２、コントロール出力端子３はアドレスコント
ロール回路４のクロツク入力端子５、コントロー
ル入力端子６にそれぞれ入る。アドレスコントロ
ール回路４のアドレス出力端子７はパターンメモ
リ８、コントロールメモリ９のそれぞれのアドレ
ス端子１０，１１に入る。コントロールメモリ９
のデータ出力端子１２はマイクロコントロール回
路１のデータ入力端子１３に接続されている。パ
ターンメモリ８のデータ出力１４はレジスタRi，
RM，RDのそれぞれのデータ入力端子１５，１
６，１７に接続される。レジスタRi，RM，RD
の出力はレジスタRi′，RM′，RD′を介してｉ／
ｏパターンデータ、マスクパターンデータ、デー
タパターンデータとして出力される。またレジス
タRi，RM，RDにはマイクロコントロール回路
１のクロツク出力、CLKi，CLKM，CLKDが接
続されている。マイクロコントロール回路１のク
ロツク出力CLOCK１はレジスタRi′，RM′，
RD′に接続されている。マイクロコントロール回
路１はコントロールメモリ９から読み出されたデ
ータを解析し、メモリのアドレツシングの制御信
号およびパターンデータを各レジスタにセツトす
るクロツク信号を発生する。
アドレスコントロール回路４はマイクロコント
ロール回路１より送られてくる制御信号とクロツ
クADCLに従つてメモリアドレスを決定する。レ
ジスタRi，RM，RDはそれぞれ、パターンメモ
リ８より出力されるｉ／ｏパターン、マスクパタ
ーン、データパターンをマイクロコントロール回
路１から発生するクロツクCLKi，CLKM，
CLKDによつて取り込む。レジスタRi′，RM′，
RD′はパターンデータを同一タイミングで出力す
るための整時用レジスタであり、クロツク
CLOCK１によつてレジスタRi，RM，RDに格納
されているデータを取り込み同時に出力する。
ロール回路１より送られてくる制御信号とクロツ
クADCLに従つてメモリアドレスを決定する。レ
ジスタRi，RM，RDはそれぞれ、パターンメモ
リ８より出力されるｉ／ｏパターン、マスクパタ
ーン、データパターンをマイクロコントロール回
路１から発生するクロツクCLKi，CLKM，
CLKDによつて取り込む。レジスタRi′，RM′，
RD′はパターンデータを同一タイミングで出力す
るための整時用レジスタであり、クロツク
CLOCK１によつてレジスタRi，RM，RDに格納
されているデータを取り込み同時に出力する。
パターンメモリに格納されているデータがｉ／
ｏパターン、マスクパターン、データパターンの
いずれに相当するかの識別情報、およびメモリの
アクセスが１サイクルに１回か２回かの切り換え
制御情報はパターンメモリに１対１に対応したコ
ントロールメモリに格納されている。
ｏパターン、マスクパターン、データパターンの
いずれに相当するかの識別情報、およびメモリの
アクセスが１サイクルに１回か２回かの切り換え
制御情報はパターンメモリに１対１に対応したコ
ントロールメモリに格納されている。
パターン発生はパターンメモリ８の中に格納さ
れたパターンデータを逐次読出すことによつて行
なわれる。２種類のパターンを同時に変化させる
場合には、１周期の間に２回メモリをアクセスす
ることによつて行なわれ、前記動作はコントロー
ルメモリ９に格納されているデータによつて指定
される。
れたパターンデータを逐次読出すことによつて行
なわれる。２種類のパターンを同時に変化させる
場合には、１周期の間に２回メモリをアクセスす
ることによつて行なわれ、前記動作はコントロー
ルメモリ９に格納されているデータによつて指定
される。
第２図はパターンメモリ８、コントロールメモ
リ９のメモリ構成を示す。コントロールメモリ９
にはパターンの識別およびパターンの同時変化、
単独変化の制御のためにそれぞれ１ビツトが定義
される。ビツトｉが“１”の場合はパターンメモ
リ９の内容はｉ／ｏパターンを、ビツトＭが
“１”の場合はパターンメモリの内容はマスクパ
ターンを、ビツトｉ、Ｍ共に“０”の場合はデー
タパターンであることを示す。また、ビツトＣが
“１”の場合はそのパターンに続く次のパターン
も同一クロツク内で読出されることを示す。
リ９のメモリ構成を示す。コントロールメモリ９
にはパターンの識別およびパターンの同時変化、
単独変化の制御のためにそれぞれ１ビツトが定義
される。ビツトｉが“１”の場合はパターンメモ
リ９の内容はｉ／ｏパターンを、ビツトＭが
“１”の場合はパターンメモリの内容はマスクパ
ターンを、ビツトｉ、Ｍ共に“０”の場合はデー
タパターンであることを示す。また、ビツトＣが
“１”の場合はそのパターンに続く次のパターン
も同一クロツク内で読出されることを示す。
第３図は、第２図に示したパターンメモリ８、
コントロールメモリ９の内容を読み取つた場合の
タイミングチヤートを示す。第２図においてパタ
ーンＰ１，Ｐ３，Ｐ５はビツトＭ、ビツトｉが共
に“０”であるからデータパターンである。パタ
ーンメモリ８から読出された内容はレジスタRD
にセツトされさらにレジスタRD′を経て出力され
る。パターンＰ２はｉ／ｏパターン、パターンＰ
４はマスクパターンであり、前記データパターン
と同様にそれぞれレジスタRi，RMにセツトされ
さらにレジスタRi′，RM′を経て出力される。前
記レジスタRD，Ri，RMにメモリの内容を格納
するのにはそれぞれマイクロコントロール回路１
より出力されるクロツクCLKD，CLKi，CLKM
が用いられる。パターンＰ４においては、ビツト
Ｃが“１”であるので、パターンＰ５も同一周期
内で読取られ、同時に出力される。まず、パター
ン周期の前半でパターンＰ４が読出され、レジス
タRMにセツトされる。次にパターン５が読出さ
れ、レジスタRDにセツトされる。最後にレジス
タRD，RMの内容がクロツクCLOCK１によつて
転送されマスクパターン、データパターンが同時
に出力される。
コントロールメモリ９の内容を読み取つた場合の
タイミングチヤートを示す。第２図においてパタ
ーンＰ１，Ｐ３，Ｐ５はビツトＭ、ビツトｉが共
に“０”であるからデータパターンである。パタ
ーンメモリ８から読出された内容はレジスタRD
にセツトされさらにレジスタRD′を経て出力され
る。パターンＰ２はｉ／ｏパターン、パターンＰ
４はマスクパターンであり、前記データパターン
と同様にそれぞれレジスタRi，RMにセツトされ
さらにレジスタRi′，RM′を経て出力される。前
記レジスタRD，Ri，RMにメモリの内容を格納
するのにはそれぞれマイクロコントロール回路１
より出力されるクロツクCLKD，CLKi，CLKM
が用いられる。パターンＰ４においては、ビツト
Ｃが“１”であるので、パターンＰ５も同一周期
内で読取られ、同時に出力される。まず、パター
ン周期の前半でパターンＰ４が読出され、レジス
タRMにセツトされる。次にパターン５が読出さ
れ、レジスタRDにセツトされる。最後にレジス
タRD，RMの内容がクロツクCLOCK１によつて
転送されマスクパターン、データパターンが同時
に出力される。
第２図に示したメモリ構成において、パターン
Ｐ１〜Ｐ５の順はデータパターン、ｉ／ｏパター
ン、データパターン、マスクパターン、データパ
ターンであるが、前記順番は被試験体によつて異
り、さらにパターン数も異る。さらにビツトＣは
パターンＰ４において１であるが、前記と同様に
被試験体によつて異る。
Ｐ１〜Ｐ５の順はデータパターン、ｉ／ｏパター
ン、データパターン、マスクパターン、データパ
ターンであるが、前記順番は被試験体によつて異
り、さらにパターン数も異る。さらにビツトＣは
パターンＰ４において１であるが、前記と同様に
被試験体によつて異る。
第４図はマイクロコントロール回路１の回路図
を示す。クロツク端子２０は遅延回路２１，２２
アンドゲート２３、オアゲート２４に入る。遅延
回路２１の出力２５はCLOCK１として出力され
る。遅延回路２２の出力はアンドゲート２６，２
７に入る。ビツトＣはアンドゲート２６，２７の
他方の入力２８，２９とインバータ３０を介して
アンドゲート２３の他方の入力に接続される。ビ
ツトＭはアンドゲート３１とインバータ３２を介
してアンドゲート３３，３４に入る。ビツトｉは
アンドゲート３４の他方の入力とインバータ３５
を介してアンドゲート３３，３１のそれぞれ他方
の入力に入る。アンドゲート２７，２３の出力は
それぞれオアゲート３９の入力４０，４１に接続
される。アンドゲート３３，３４，３１の出力は
アンドゲート３６，３７，３８の入力にそれぞれ
接続され、オアゲート３９の出力はアンドゲート
３６，３７，３８の他方の入力に入る。オアゲー
ト２４、アンドゲート３６，３７，３８は
ADCL，CLKD，CLKi，CLKMとしてそれぞれ
出力される。
を示す。クロツク端子２０は遅延回路２１，２２
アンドゲート２３、オアゲート２４に入る。遅延
回路２１の出力２５はCLOCK１として出力され
る。遅延回路２２の出力はアンドゲート２６，２
７に入る。ビツトＣはアンドゲート２６，２７の
他方の入力２８，２９とインバータ３０を介して
アンドゲート２３の他方の入力に接続される。ビ
ツトＭはアンドゲート３１とインバータ３２を介
してアンドゲート３３，３４に入る。ビツトｉは
アンドゲート３４の他方の入力とインバータ３５
を介してアンドゲート３３，３１のそれぞれ他方
の入力に入る。アンドゲート２７，２３の出力は
それぞれオアゲート３９の入力４０，４１に接続
される。アンドゲート３３，３４，３１の出力は
アンドゲート３６，３７，３８の入力にそれぞれ
接続され、オアゲート３９の出力はアンドゲート
３６，３７，３８の他方の入力に入る。オアゲー
ト２４、アンドゲート３６，３７，３８は
ADCL，CLKD，CLKi，CLKMとしてそれぞれ
出力される。
第５図はクロツクCLOCK，CLOCK１，
CLOCK２のタイミングを示す図である。遅延回
路２１はクロツクCLOCK１の固定デイレイＡ
を、遅延回路２２はクロツクCLOCK２の固定デ
イレイＢを生じさせる遅延回路である。ビツトＣ
が０の時は、アンドゲート２３、オアゲート３９
を介してクロツクCLOCKがアンドゲート３６，
３７，３８に入る。前記アンドゲート３６，３
７，３８が前記クロツクCLOCKを出力するか否
かはビツトＭ，ｉによつて決まる。ビツトＭが
“１”ビツトｉが“０”の時はアンドゲート３１
の出力が“１”となり、アンドゲート３８がクロ
ツクCLOCKをCLKMとして出力する。ビツトＭ
が“０”、ビツトｉが“１”であるならばアンド
ゲート３４の出力が“１”となり、アンドゲート
３７がクロツクCLOCKをCLKiとして出力する。
ビツトＭ、ビツトｉが共に“０”の時はアンドゲ
ート３３の出力が“１”となり、アンドゲート３
６がクロツクCLOCKをCLKDとして出力する。
ビツトＣが１の時はアンドゲート２３はオフとな
り、アンドゲート２７がONとなる。すなわちク
ロツクCLOCK２がオアゲート３９を介してアン
ドゲート３６，３７，３８に入る。前記アンドゲ
ート３６，３７，３８の出力条件は前記ビツトＣ
が０の時と同様であるがクロツクのみが異る。す
なわちクロツク２が出力される。アドレスクロツ
クADCLに関しては、ビツトＣが０の時はアンド
ゲート２６の出力は“０”となるのでクロツク
CLOCKのみがADCLに出力される。ビツトＣが
１の時はクロツクCLOCKとクロツクCLOCK２
が共に出力される。すなわち、１周期の間に２つ
のパルスが出力される。
CLOCK２のタイミングを示す図である。遅延回
路２１はクロツクCLOCK１の固定デイレイＡ
を、遅延回路２２はクロツクCLOCK２の固定デ
イレイＢを生じさせる遅延回路である。ビツトＣ
が０の時は、アンドゲート２３、オアゲート３９
を介してクロツクCLOCKがアンドゲート３６，
３７，３８に入る。前記アンドゲート３６，３
７，３８が前記クロツクCLOCKを出力するか否
かはビツトＭ，ｉによつて決まる。ビツトＭが
“１”ビツトｉが“０”の時はアンドゲート３１
の出力が“１”となり、アンドゲート３８がクロ
ツクCLOCKをCLKMとして出力する。ビツトＭ
が“０”、ビツトｉが“１”であるならばアンド
ゲート３４の出力が“１”となり、アンドゲート
３７がクロツクCLOCKをCLKiとして出力する。
ビツトＭ、ビツトｉが共に“０”の時はアンドゲ
ート３３の出力が“１”となり、アンドゲート３
６がクロツクCLOCKをCLKDとして出力する。
ビツトＣが１の時はアンドゲート２３はオフとな
り、アンドゲート２７がONとなる。すなわちク
ロツクCLOCK２がオアゲート３９を介してアン
ドゲート３６，３７，３８に入る。前記アンドゲ
ート３６，３７，３８の出力条件は前記ビツトＣ
が０の時と同様であるがクロツクのみが異る。す
なわちクロツク２が出力される。アドレスクロツ
クADCLに関しては、ビツトＣが０の時はアンド
ゲート２６の出力は“０”となるのでクロツク
CLOCKのみがADCLに出力される。ビツトＣが
１の時はクロツクCLOCKとクロツクCLOCK２
が共に出力される。すなわち、１周期の間に２つ
のパルスが出力される。
以上、本発明の実施例を用いて詳細な説明を行
なつた。以上の説明より明らかな様に本発明は従
来の問題点を解決するものであり、本発明を用い
ることにより、高速でかつメモリ効率の良いパタ
ーン発生器を得ることが可能である。
なつた。以上の説明より明らかな様に本発明は従
来の問題点を解決するものであり、本発明を用い
ることにより、高速でかつメモリ効率の良いパタ
ーン発生器を得ることが可能である。
第１図は本発明の実施例を示すブロツク図、第
２図はメモリ構成を示す図、第３図はタイムチヤ
ートを示す図、第４図はマイクロコントロール回
路の回路図、第５図はクロツクを示す図である。 １……マイクロコントロール、４……アドレス
コントロール、８，９……メモリ、Ri，RM，
RD，Ri′，RM′，RD′……レジスタ。
２図はメモリ構成を示す図、第３図はタイムチヤ
ートを示す図、第４図はマイクロコントロール回
路の回路図、第５図はクロツクを示す図である。 １……マイクロコントロール、４……アドレス
コントロール、８，９……メモリ、Ri，RM，
RD，Ri′，RM′，RD′……レジスタ。
Claims (1)
- 【特許請求の範囲】 １ 論理回路を試験する試験器のｉ／ｏパターン
データとマスクパターンデータとデータパターン
データとより成る試験パターンデータを発生する
装置において、 前記試験パターンデータを変化させるべき前記
ｉ／ｏパターンデータとマスクパターンデータと
データパターンデータの１個のデータを順次記憶
する第１の記憶手段と、 前記記憶する１個のデータの種類データとつづ
くデータをも同時に変化させるかを表すビツトと
を対応する前記第１のメモリに格納されてアドレ
スと同一のアドレスに記憶する第２の記憶手段
と、 前記第１、第２のメモリのアドレスに接続さ
れ、前記第１、第２のメモリのアドレスを順次発
生するアドレス発生手段と、 クロツク信号が加わるとアドレスを歩進して前
記１個のデータと該データに対応する前記種類デ
ータと前記ビツトとを読出して前記１個のデータ
を記憶するとともに、前記ビツトがつづくデータ
をも同時に変化させることを表している時には、
アドレスを歩進してつづくデータをも読出して出
力する制御手段とより成ることを特徴とするパタ
ーン発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56104011A JPS586478A (ja) | 1981-07-03 | 1981-07-03 | パタ−ン発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56104011A JPS586478A (ja) | 1981-07-03 | 1981-07-03 | パタ−ン発生器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS586478A JPS586478A (ja) | 1983-01-14 |
| JPH0311436B2 true JPH0311436B2 (ja) | 1991-02-15 |
Family
ID=14369320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56104011A Granted JPS586478A (ja) | 1981-07-03 | 1981-07-03 | パタ−ン発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS586478A (ja) |
-
1981
- 1981-07-03 JP JP56104011A patent/JPS586478A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS586478A (ja) | 1983-01-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100365386B1 (ko) | 반도체메모리시스템과그동작방법및최대지연시간측정방법 | |
| US6421291B1 (en) | Semiconductor memory device having high data input/output frequency and capable of efficiently testing circuit associated with data input/output | |
| EP0364110B1 (en) | Semiconductor memory device having a serial access memory | |
| US4586181A (en) | Test pattern generating apparatus | |
| US4450538A (en) | Address accessed memory device having parallel to serial conversion | |
| US4825416A (en) | Integrated electronic memory circuit with internal timing and operable in both latch-based and register-based systems | |
| KR870003431A (ko) | 데이타 처리장치 | |
| KR970051415A (ko) | 반도체 메모리 장치의 병합 데이타 출력 모드 선택 방법 | |
| US6865707B2 (en) | Test data generator | |
| KR100276504B1 (ko) | 오류 데이터 저장 시스템 | |
| JP2659222B2 (ja) | メモリ回路 | |
| KR100211483B1 (ko) | 블록 기록 시스템을 이용하는 반도체 메모리 | |
| JPS6130301B2 (ja) | ||
| JPH04270979A (ja) | プログラマブル論理素子及びその試験方法 | |
| KR20000076317A (ko) | 메모리 및 테스트 회로를 갖는 집적 회로 | |
| JPH0421883B2 (ja) | ||
| JPS6325749A (ja) | 半導体記憶素子 | |
| JPH07104386B2 (ja) | 論理回路試験装置 | |
| JPS5947265B2 (ja) | パタ−ン発生装置 | |
| JP2532718B2 (ja) | 半導体集積回路装置 | |
| JPS586478A (ja) | パタ−ン発生器 | |
| US5542063A (en) | Digital data processing system with facility for changing individual bits | |
| JPH04278481A (ja) | プログラマブルロジックデバイス | |
| KR100212264B1 (ko) | 롬 데이타 테스트 회로 | |
| JP3080287B2 (ja) | タイミングジェネレータ |