JPS5916365A - 相補型半導体装置 - Google Patents
相補型半導体装置Info
- Publication number
- JPS5916365A JPS5916365A JP57125423A JP12542382A JPS5916365A JP S5916365 A JPS5916365 A JP S5916365A JP 57125423 A JP57125423 A JP 57125423A JP 12542382 A JP12542382 A JP 12542382A JP S5916365 A JPS5916365 A JP S5916365A
- Authority
- JP
- Japan
- Prior art keywords
- diffusion layer
- wiring
- vcc
- semiconductor device
- latch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は相補型半導体装置（以下ＣＭＯ８ＩＣと称する
）に係り、特にその電源配線の配線構造に関する。
）に係り、特にその電源配線の配線構造に関する。
ＣＭＯ８ＩＣに於いては、本質的に存在するＰＮＰＮ構
造によりラッチアップ現象が発生し、ＣＭＯ８ＩＣの動
作範囲を制限している。これに対して、レイアウト上さ
まざまな対策が考えられているが、内部ブロックに於て
はチップサイズを大きくしたくないために充分な対策を
ほどこすことは難かしい。
造によりラッチアップ現象が発生し、ＣＭＯ８ＩＣの動
作範囲を制限している。これに対して、レイアウト上さ
まざまな対策が考えられているが、内部ブロックに於て
はチップサイズを大きくしたくないために充分な対策を
ほどこすことは難かしい。
しかしながらレイアウトルールのスケールダウンが進む
につれて、レイアウトルールの厳しい内部フｂツクでラ
ッチアップ現象がおき易くってきており、チップ上あま
り面積を占めない範囲でなんらかの対策が必要になって
きている。
につれて、レイアウトルールの厳しい内部フｂツクでラ
ッチアップ現象がおき易くってきており、チップ上あま
り面積を占めない範囲でなんらかの対策が必要になって
きている。
まず従来から用いられているＰ・ウェル方式ＣＭＯ８Ｉ
Ｃを例にとり、第１図を用いてラッチアップに対する一
般的対策を次に述べる。ラッチアップはＶＣＣ端子１に
つながるＮ型シリコン基板上のＰ十拡散層３と、ＧＮＤ
（グランド）端子２につながるＰウェル上のＮ十拡散層
４の間で、Ｐ十拡散層３−Ｎ型シリコン基板−Ｐウェル
から構成されるＰＮＰパイボーラントランジスタと、Ｎ
十散散Ｉ＠４−Ｐウェル−Ｎ型シリコン基板から構成さ
れる。
Ｃを例にとり、第１図を用いてラッチアップに対する一
般的対策を次に述べる。ラッチアップはＶＣＣ端子１に
つながるＮ型シリコン基板上のＰ十拡散層３と、ＧＮＤ
（グランド）端子２につながるＰウェル上のＮ十拡散層
４の間で、Ｐ十拡散層３−Ｎ型シリコン基板−Ｐウェル
から構成されるＰＮＰパイボーラントランジスタと、Ｎ
十散散Ｉ＠４−Ｐウェル−Ｎ型シリコン基板から構成さ
れる。
ＮＰＮバイポーラトランジスタの双方がイオン状態にな
ったときおこる。このときｖ（Ｃ端子１とＧＮＤ端子２
の間はショート状態となる。ラッチアップはＰ十拡散層
３とＮ十拡散層４の距離が小さくなるにつれておきやす
くなる。ラッチアップ全おきにくくするには、（１）Ｎ
型シリコン基板の電位の変動を防ぐために、基板表面は
形成されたＮ十拡散層５を介して基板をＶＣＣにつなぐ
、（２）Ｐウェル電の変動を防ぐために、Ｐウェル表面
に形成されたＰ十拡散層６を介して、ＰウェルをＧＮＤ
端子につなぐ、（３）ラッチアップのトリガとなる電流
をリミットするためにＶＣＣ端子１をＰ十拡散廣３の間
に抵抗Ｉｔ、を入れ、またはＧＮＩ）端子２とＮ十拡散
層４の間に抵抗Ｒ，２を入れるなどの方法がある。
ったときおこる。このときｖ（Ｃ端子１とＧＮＤ端子２
の間はショート状態となる。ラッチアップはＰ十拡散層
３とＮ十拡散層４の距離が小さくなるにつれておきやす
くなる。ラッチアップ全おきにくくするには、（１）Ｎ
型シリコン基板の電位の変動を防ぐために、基板表面は
形成されたＮ十拡散層５を介して基板をＶＣＣにつなぐ
、（２）Ｐウェル電の変動を防ぐために、Ｐウェル表面
に形成されたＰ十拡散層６を介して、ＰウェルをＧＮＤ
端子につなぐ、（３）ラッチアップのトリガとなる電流
をリミットするためにＶＣＣ端子１をＰ十拡散廣３の間
に抵抗Ｉｔ、を入れ、またはＧＮＩ）端子２とＮ十拡散
層４の間に抵抗Ｒ，２を入れるなどの方法がある。
このとき抵抗値を約５００Ω以上とすればラッチアップ
防止に効果がある。
防止に効果がある。
従来ＶＣＣ端子とつながる内部ブロック内のＮ型基板上
のＰ十拡散層は、アルミニウムを用いてＶ（ＸＥ端子と
結ばれＣいる。ＧＮＤ端子とつながるＰウェル上のＮ十
拡散層に関しても同様である。
のＰ十拡散層は、アルミニウムを用いてＶ（ＸＥ端子と
結ばれＣいる。ＧＮＤ端子とつながるＰウェル上のＮ十
拡散層に関しても同様である。
本発明は、相補型半導体装置に於て、パッドから金属配
線によシ直接のびている電源配線と、内部ブロックの電
源配線とを、拡散層以外の約５０００以上の抵抗素子を
介してらなぎ、かつ抵抗素子のパッド側の端部に近接し
た所で、電源配線と、その電源配線と同一電位にある半
導体基板または半導体基板表面に形成されたウェルとを
、電気的に接続させることによシ、より高集積度でＰ十
拡散層とＮ十拡散層の距離が短かい相補型半導体装置の
ラッチアップ発生を防止することを目的にしでいる。
線によシ直接のびている電源配線と、内部ブロックの電
源配線とを、拡散層以外の約５０００以上の抵抗素子を
介してらなぎ、かつ抵抗素子のパッド側の端部に近接し
た所で、電源配線と、その電源配線と同一電位にある半
導体基板または半導体基板表面に形成されたウェルとを
、電気的に接続させることによシ、より高集積度でＰ十
拡散層とＮ十拡散層の距離が短かい相補型半導体装置の
ラッチアップ発生を防止することを目的にしでいる。
内部ブロックの電源電位のレベル降下が問題になるとき
は、本発明を適用することができない場合も生ずる。し
かしながら、例えばＣＭＯＳメモリＩＣに於てはセルの
■ＣＣ配線は数にΩの拡散層により形成されておシ、外
部のＶｃｃ配線とセル部のＶｃｃ配線の間に５００Ω〜
数にΩの抵抗を入れても回路動作上問題にならない。Ｃ
ＭＯＳメモリＩＣではセル部のレイアウト基準が最も厳
しくラッチアップがセル部でおきる可能性が高く、本発
明を適用することは、 ＣＭＯＳメモリＩＣのラッチア
ップ防止に大きな効果をもつ。
は、本発明を適用することができない場合も生ずる。し
かしながら、例えばＣＭＯＳメモリＩＣに於てはセルの
■ＣＣ配線は数にΩの拡散層により形成されておシ、外
部のＶｃｃ配線とセル部のＶｃｃ配線の間に５００Ω〜
数にΩの抵抗を入れても回路動作上問題にならない。Ｃ
ＭＯＳメモリＩＣではセル部のレイアウト基準が最も厳
しくラッチアップがセル部でおきる可能性が高く、本発
明を適用することは、 ＣＭＯＳメモリＩＣのラッチア
ップ防止に大きな効果をもつ。
以下具体例を用いて本発明を説明する。第２図は従来か
ら行なわれているＣＭＯＳメモリＩＣに於けるセル部１
３のＶＣＣ拡散層配線７とＶＣＣパッドから引き出され
ている外部のＶＣＣアルミニウム配線８とのつなぎ方を
示す。Ｖｃｃアルミニウム配線はセル部のＶＣＣ拡散層
配線とコンタクトホール９を介して直結されている。そ
のため前記コンタクトホール付近に於ては、コンタクト
ホールからはじまるＶｃｃ拡散層配線の抵抗が小さく、
この付近でラッチアップがおきやすい。
ら行なわれているＣＭＯＳメモリＩＣに於けるセル部１
３のＶＣＣ拡散層配線７とＶＣＣパッドから引き出され
ている外部のＶＣＣアルミニウム配線８とのつなぎ方を
示す。Ｖｃｃアルミニウム配線はセル部のＶＣＣ拡散層
配線とコンタクトホール９を介して直結されている。そ
のため前記コンタクトホール付近に於ては、コンタクト
ホールからはじまるＶｃｃ拡散層配線の抵抗が小さく、
この付近でラッチアップがおきやすい。
かかる問題点を解決するため、本発明を適用した例を第
３図に示す。第３図に於て、外部のＶｃｃアルミニウム
配線８とセル部１３の拡散層配線７は、ポリシリコン抵
抗１０を介して結ばれている。
３図に示す。第３図に於て、外部のＶｃｃアルミニウム
配線８とセル部１３の拡散層配線７は、ポリシリコン抵
抗１０を介して結ばれている。
このポリシリコン抵抗は、厚さ５０００Ａのポリシリコ
ンに１Ｘ１ｏ ／−のドーズ象でリンをドープしてつ
くる。巾５μｍ、長さ１５μｍ程度で約１にΩの抵抗が
つくられる。８′はポリシリコン１０と拡散層配線７と
をコンタクトホール９および９′を介してつなぐアルミ
ニウム配線である。さらにラッチアップをおきにくくす
るためにコンタクトホール１１とシリコン基板上のシリ
コン基板と同−不純物型の拡散層領域１２を介して基板
をＶＣＣ電位に保っている。
ンに１Ｘ１ｏ ／−のドーズ象でリンをドープしてつ
くる。巾５μｍ、長さ１５μｍ程度で約１にΩの抵抗が
つくられる。８′はポリシリコン１０と拡散層配線７と
をコンタクトホール９および９′を介してつなぐアルミ
ニウム配線である。さらにラッチアップをおきにくくす
るためにコンタクトホール１１とシリコン基板上のシリ
コン基板と同−不純物型の拡散層領域１２を介して基板
をＶＣＣ電位に保っている。
以上の２つの対策によりレイアウト基準のよシ厳しいＣ
ＭＯＳメモリＩＣに於いてもラッチアップを防止するこ
とができる。
ＭＯＳメモリＩＣに於いてもラッチアップを防止するこ
とができる。
即ち本発明は、より高密度のＣＭＯＳメモリＩＣのラッ
チアップ防止対策として、非常に有用である。
チアップ防止対策として、非常に有用である。
【図面の簡単な説明】
第１図はラッチアップ現象を説明するために模式的に表
わした半導基板の断面図、第２図は従来の０ＭＯ８ＩＣ
に於ける外部ＶＣＣ配線とセル部Ｖｃｃ配線のつなぎ方
を表わす平面図、第３図は本発明を適用したときの前記
２配線間のつなぎ方を表わす平面図、である。 なお図において、１・・・・・・Ｖｃｃ箪源端子、２・
・・・・・ＧＮＤ電源端子、３・・・・・・ｐ十拡散層
、４・・・・・・Ｎ十拡散層、訃・・・・・基板電位を
とる／こめのＮ＋拡散層。 ６・・・・・・Ｐウェル電位をとるだめのＮ十拡散層、
７・・・・・・セル部のＶｃｃ拡散層配線、８・・・・
・・外部のＶｃｃアルミニウム配線、８′・・・・・・
アルミニウム配線、９・・・・・・拡散層とアルミニウ
ム配線をつなぐコンタクト、９′・・・・・・ポリシリ
コンとアルミニウム配線をつなぐコンタクト、１０・・
・・・・ポリシリコン抵抗、１１・・・・・・基板電位
をとるだめのコンタクト、１２・・・・・・基板電位を
とるための炉−拡散層、１３・・・・・・セルブロック
、である。 、−ゝ、 代理人弁理士内原 晋１″゛ゝ； ・ ／
わした半導基板の断面図、第２図は従来の０ＭＯ８ＩＣ
に於ける外部ＶＣＣ配線とセル部Ｖｃｃ配線のつなぎ方
を表わす平面図、第３図は本発明を適用したときの前記
２配線間のつなぎ方を表わす平面図、である。 なお図において、１・・・・・・Ｖｃｃ箪源端子、２・
・・・・・ＧＮＤ電源端子、３・・・・・・ｐ十拡散層
、４・・・・・・Ｎ十拡散層、訃・・・・・基板電位を
とる／こめのＮ＋拡散層。 ６・・・・・・Ｐウェル電位をとるだめのＮ十拡散層、
７・・・・・・セル部のＶｃｃ拡散層配線、８・・・・
・・外部のＶｃｃアルミニウム配線、８′・・・・・・
アルミニウム配線、９・・・・・・拡散層とアルミニウ
ム配線をつなぐコンタクト、９′・・・・・・ポリシリ
コンとアルミニウム配線をつなぐコンタクト、１０・・
・・・・ポリシリコン抵抗、１１・・・・・・基板電位
をとるだめのコンタクト、１２・・・・・・基板電位を
とるための炉−拡散層、１３・・・・・・セルブロック
、である。 、−ゝ、 代理人弁理士内原 晋１″゛ゝ； ・ ／
Claims (2)
- （１）相補型半導体装置に於いて、半導体基板上の！Ｔ
ｈパッドから金属層により延在している電源配線途中に
５０００以上の抵抗値を有する抵抗素子が挿入され、か
つ該抵抗素子の前記１を極パッド側の端部に近接した所
で前記電源配線と同一電位にある半導体基板表面に形成
されたウェルとが電気的に接続されていることを特徴と
する相補型半導体装置。 - （２）前記抵抗素子がポリシリコン層を含んで形成され
ていることを特徴とする特許請求の範囲第（１）項記載
の相補型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57125423A JPS5916365A (ja) | 1982-07-19 | 1982-07-19 | 相補型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57125423A JPS5916365A (ja) | 1982-07-19 | 1982-07-19 | 相補型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5916365A true JPS5916365A (ja) | 1984-01-27 |
| JPS6362110B2 JPS6362110B2 (ja) | 1988-12-01 |
Family
ID=14909729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57125423A Granted JPS5916365A (ja) | 1982-07-19 | 1982-07-19 | 相補型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5916365A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03116864A (ja) * | 1989-09-29 | 1991-05-17 | Nec Corp | Ｃｍｏｓ半導体集積回路装置 |
| JPH07326772A (ja) * | 1995-05-25 | 1995-12-12 | Rohm Co Ltd | 個別ダイオード装置 |
| JPH088446A (ja) * | 1995-05-25 | 1996-01-12 | Rohm Co Ltd | 個別ダイオード装置 |
| JPH0832092A (ja) * | 1995-05-25 | 1996-02-02 | Rohm Co Ltd | 個別ダイオード装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5458374A (en) * | 1977-10-19 | 1979-05-11 | Hitachi Ltd | Complementary mis ic |
| JPS56133865A (en) * | 1980-03-21 | 1981-10-20 | Seiko Epson Corp | Complementary mos transistor with high breakdown voltage |
-
1982
- 1982-07-19 JP JP57125423A patent/JPS5916365A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5458374A (en) * | 1977-10-19 | 1979-05-11 | Hitachi Ltd | Complementary mis ic |
| JPS56133865A (en) * | 1980-03-21 | 1981-10-20 | Seiko Epson Corp | Complementary mos transistor with high breakdown voltage |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03116864A (ja) * | 1989-09-29 | 1991-05-17 | Nec Corp | Ｃｍｏｓ半導体集積回路装置 |
| JPH07326772A (ja) * | 1995-05-25 | 1995-12-12 | Rohm Co Ltd | 個別ダイオード装置 |
| JPH088446A (ja) * | 1995-05-25 | 1996-01-12 | Rohm Co Ltd | 個別ダイオード装置 |
| JPH0832092A (ja) * | 1995-05-25 | 1996-02-02 | Rohm Co Ltd | 個別ダイオード装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6362110B2 (ja) | 1988-12-01 |
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