JPS6281063A

JPS6281063A - 超格子電子素子

Info

Publication number: JPS6281063A
Application number: JP60221605A
Authority: JP
Inventors: Mitsuru Naganuma; 永沼　充; Yoshiharu Horikoshi; 佳治堀越
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: NTT Inc
Priority date: 1985-10-04
Filing date: 1985-10-04
Publication date: 1987-04-14
Anticipated expiration: 2009-12-12
Also published as: JPH06101559B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、キャリア走行層を有する電子素子に関するも
のであり、更に詳述するならば、単原子層ドーピングに
より形成したポテンシャル井戸をキャリア走行チャネル
とする高移動度電子素子に関するものである。

従来の技術従来、キャリア走行層を有する電子素子としては、Ｓｉ
等の半導体の表面に形成される表面反転層をキャリアの
チャネルとする素子（ＭＯＳＦＥＴ。

５ＧＦＥＴ）や、ＧａＡｓ／ＡｌｘＧａ、−ｘＡｓへテ
ロ接合界面に形成される反転層をチャネルとする素子（
ＨＥＭＴ型ＦＥＴ）などがある。これらの素子構造では
、電子もしくは正孔のキャリアは、反転層に沿って走行
するため、それら反転層を画定する半導体表面やヘテロ
接合界面の平坦性が大きく影響する。略述するならば、
異種母材の境界にそってキャリアが走行するため、異種
母材による壁の影響は強く、その平坦性によりキャリア
の走行状態が著しく影響される。

また、その界面に近接している絶縁物（ＭＯＳＦＥＴの
場合）あるいはＡ１．Ｇａ＋−ｘＡｓ　（ＨＥ　Ｍ　Ｔ
型ＦＥＴの場合）等に内在する深い不純物準位からの生
成される電子または正孔が適当に長い時定数をもって変
化するために、光照射などによる素子特性の変化の問題
がある。そのため、従来のキャリア走行型素子では、そ
の速度すなわち高周波特性に限界があった。

更に、個々に検討するならば、半導体へテロ接合を用い
るＨＥＭＴ型ＦＥＴでは、２種類の半導体が適当なバン
ド構造を有している必要があり、さらにヘテロ界面の急
峻性及び界面での格子整合も要求されるため、構成材料
の組合せに制限がある。例えば、Ｓｉを母体材料とする
電子走行型素子では、格子整合する材料との間に伝導帯
の不連続性がないため実現が困難である。また、半導体
へテロ接合を用いる従来のＨＥＭＴ型ＦＥＴでは、ヘテ
ロ界面に形成されるポテンシャル井戸の形状がゲート電
位により影響を受けるため、素子設計に大きな制約があ
った。このようにＨＥＭＴ型ＦＥＴは、従来のＭＯＳＦ
ＥＴなどに比較して高速動作が可能な反面、材料の組合
せ及び製作上の制約が大きかった。

一方、現在広く使用されているＭＯＳＦＥＴでは、チャ
ネル長さを短くすると、いわゆる短チヤネル効果が生じ
るため、チャネル長を短くすることに限界があり、キャ
リアの走行時間を成る限界以上に短くすることができな
かった。

発明が解決しようとする問題点そこで、本発明は、上述した従来の問題を解消したキャ
リア走行形電子素子を提供せんとするものである。

すなわち、本発明の目的は、半導体へテロ接合を用いず
に、極めて簡単な構造により、高移動度のキャリア走行
層を有する電子素子を提供することにある。

更に、本発明の目的は、材料の組み合わせ上、製作技術
上の制約や困難さなく、且つより短いチンネル長により
高速動作が可能な電子素子を提供せんとするものである
。

問題点を解決するための手段すなわち、本発明によるならば、均一組成の半導体層の
内部にキャリア走行層が形成されている電子素子におい
て、前記半導体層内部に互に平行に、単原子層の厚さを
有する少なくとも第１、第２及び第３の不純物層が形成
される。そして、それら３つの不純物層は、それら層面
に直角な方向に互いに離隔しており、前記第１及び第３
の不純物層は、同一の導電形に形成され、第２の不純物
層は、前記第１及び第３の不純物層の導電形と異なる導
電形にされる。

詐」以上のように構成される電子素子においては、前記第１
及び第３の不純物層の間にポテンシャル井戸が形成され
る。従って、そのポテンシャル井戸を電子または正孔の
ようなキャリアが走行する。

すなわち、そのポテンシャル井戸がチャネル層を形成す
る。

そして、３つの不純物層は、半導体層の内部に形成され
ているので、半導体層上に絶縁膜を介してゲート電極を
設けられても、チャネル層は絶縁膜に接することはない
ので、ポテンシャル井戸が絶縁膜中の電荷の影響は受け
にくく、また、ゲート電位の影響も受けにくい。従って
、安定したチャネルを得ることができる。

更に、本発明による電子素子では、材料選択もしくは特
性上問題の多い半導体へテロ接合を設ける必要がない。

その代わり半導体に不純物を均一にドープせず単原子層
の厚さでドープした構造としているが、その単原子層の
厚さの不純物層は、不純物のドーピングにより容易に形
成できる。従って、本発明による電子素子は簡単なプロ
セスにより製造可能である。

以上の本発明による電子素子において、前記半導体層は
、単体半導体でも、化合物半導体でも構成でき、また、
前記第１及び第３の不純物層は、ｐ形不純物及びｎ形不
純物のいずれか一方で構成され、前記第２不純物層は、
前記ｐ形不純物及びｎ形不純物の他方で構成される。そ
して、前記第１、第２及び第３の不純物層の間隔は、ｌ
〇八へ１０００人の範囲内にあることが好ましい。この
１０人の下限値は、単原子層厚さが２八オーダであるの
で、多層構造とするために不純物層の間隔を確保するた
めの値であり、１０００への上限値は、ポテンシャル井
戸を形成する多層構造の利点が得られる限界である。

また、第２の不純物層の不純物面密度は、１０１０〜１
０１１０１３Ｃの範囲内にあることが好ましい。この面
密度が１０１５ｃｍ−２程度になると完全に不純物のみ
の層となるので、不純物の比率でいうならば、０、００
１〜１％である。特に、第１及び第３の不純物層に含有
される不純物の合計量は、第２の不純物層に含有される
不純物の量にほぼ等しいことが好ましい。また、更に好
ましくは、前記第１及び第３の不純物層の各層の不純物
密度は、互いに等しい。

本発明の電子素子の１実施例では、前記第２の不純物層
は、単一の層から構成され、前記第１及び第３の不純物
層の間に三角形のポテンシャル井戸が形成される。また
、本発明の別の実施例では、前記第２の不純物層は、前
記層面に直角な方向に互いに離隔しており且つ前記第１
及び第３の不純物層からも離隔している２つの不純物層
から構成されて、前記第１及び第３の不純物層の間に台
形のポテンシャル井戸が形成される。この後者の場合、
前記第２の不純物層の２つの層の各々の不純物密度は互
いに等しいことが好ましい。

実施例以下、添付図面を参照して本発明による電子素子の実施
例を説明する。

実施例１第１図は、本発明を実施したＭＯＳＦＥＴの構造を図解
した概略断面図である。

第１図のＭＯＳＦＥＴは、Ｓｉ単結晶基板１０を有して
おり、その基板ＩＯには、互いに離隔してｎ形のソース
領域１２及びドレイン領域１４が設けられている。その
ソース領域１２とドレイン領域１４との間の基板１０の
上にはゲート絶縁膜１６を介してゲート電極１８が設け
られている。そして、それらソース領域１２、ドレイン
領域１４及びゲート電極１８には、ソースコンタクト２
０、ドレインコンタクト２２及びゲートコンタクト２４
が設けられている。

更に、ソース領域１２とドレイン領域１４との間で、ゲ
ート絶縁膜１６から下方に離れた基板内部に、単原子層
ドープによる高移動度のチャネル層２６が設けられてい
る。

このチャネル層２６は、層と直角な方向に互いに離隔し
てそれぞれ単原子層の厚さを有する少くとも３つの不純
物層を持つ構造となっている。その層関係を第２ａ図に
示す。

第２ａ図において、左側の縦の線が、基板１０の上表面
を示しており、横軸がその基板表面からの距離を示して
いる。そして、縦軸は、不純物濃度を示す、（黄軸より
上がｐ形不純物であり、横軸より下がｎ形不純物である
。

すなわち、基板表面から深さＬｌの部分に、単原子層に
相当する厚さのｓｂがドープされているｎ形不純物層３
０が設けられ、それから更に距離Ｌ２の深さの部分に、
単原子層に相当する厚さのＧａがドープされているｐ形
不純物層３２が設けられ、そして、その層３２から距離
Ｌ３の深さの部分に、単原子層に相当する厚さのｓｂが
ドープされているｎ形不純物層３０が設けられている。

そして、Ｌｌ及は、１０００八以下であり、Ｌ２及びＬ
３は、１０Å〜１００〇八程度であり、また、不純物層
３２のＧａの不純物面濃度は、ＩＱＩｏ〜ｌＱＩ３ｃｍ
−２程度であり、Ｓｂ不純物の総和はＧａ不純物総和に
等しくされている。

このような多層不純物構造は、例えばＳｉ基板１０をＭ
ＢＥにより成長させるとき、Ｓｉの成長を停止して不純
物材料を上記した密度で付与し、その後、再びＳｉを成
長させるという工程を繰り返すことにより、実現するこ
とができる。

以上のような３層不純物層のエネルギーバンド構造を、
第２ａ図に対応させて示すと、第２ｂ図のようになる。

第２ｂ図において、線４０及び４２は、それぞれ伝導帯
及び価電子帯を示し、線４４はフェルミ準位を示してい
る。第２ｂ図から分かるように、３層不純物層によりポ
テンシャル井戸が形成されている。そしてそのポテンシ
ャル井戸の中に閉じ込められた２次元電子は量子化準位
４６を有している。

しかし、実際には、そのような３層不純物層の上には、
第１図に示すようにゲート電極が設けられている。その
ゲート下部でのエネルギーバンド構造を示すと第３図の
ようになる。

第３図に示すポテンシャル井戸４８により閉じ込められ
た２次元電子５０の濃度は、ポテンシャル井戸４８の電
位を媒介としてゲート電極１８の電位によって制御され
、この結果、ソース・ドレイン電流が制御されトランジ
スタ動作を行なう。

以上のように構成される本発明による電子素子は、従来
技術によるＭＯ３型ＦＥＴ素子と次の点が異なる。

■　チャネル層２６が絶縁層１６に接していないために
、絶縁物１６中の電荷の影響を受けにくい。

■　チャネル層２６が絶縁層１６に接していないために
、従来のＨＥＭＴ型ＦＥＴのようにペテロ界面の厳密な
急峻性が要求されずに、ポテンシャル井戸によるチャネ
ルを形成できる。

■　チャネル層２６が絶縁層１６に接していないために
、チャネル層のポテンシャル井戸の形状が第３図かられ
かるようにゲート電位の影響を受けにくい。

■　ポテンシャル井戸の形状をゲート電位に無関係に設
計できる。

■　Ｓｉを母材料とし、チャネル層を（１００）面に平
行にとった場合には、バルク結晶より高い２次元電子移
動度が実現される。すなわち、バルクＳ１結晶の６個の
等価な伝導帯極小のうち、層に垂直方向に極小をもつ２
個の極小点が、最低のエネルギー状態を形成し、この極
小にある電子はバルク結晶の０．５５倍の実効質量をも
って層内をドリフトするため、バルク結晶より高い移動
度が実現される。

■　不純物は単原子層内に局所的にドープされるので、
均一ドープの従来素子に比較してイオン化不純物敗乱の
影響を受けにくい。

■　ゲートに対して反対側のポテンシャル障壁はビルト
インポテンシャルにより形成されているので、ゲート電
圧印加時でも急峻なポテンシャル障壁を維持し、その結
果、従来素子で問題となっていた短チヤネル効果が抑制
される。

■　不純物層の平坦性の問題は、ヘテロ接合界面はど深
刻を問題にならない。上述したように、ヘテロ接合界面
の場合は、それが異種母材の境界であり、それ沿って走
行するキャリアは、その異種母材の壁に沿って走行する
のに対して、同−母材内に形成された不純物層に沿って
走行する場合は、そのような材料の相違による壁はなく
、平坦性の良否は、ヘテロ接合界面はど深刻な影響を及
ぼされない。

以上の効果により、従来技術による素子に比較して、よ
り短かいチャネル長での動作を実現し、その実効チャネ
ル移動度が高いために、高周波特性が改善できた。

実施例２第１図の構造において、チャネル層２６を、第４ａ図の
ドーピングプロフィールに構成した。この実施例２の電
子素子では、第２ａ図の不純物層３２の代わりに、Ｇａ
（ｐ型）不純物を等量ずつ２ケ所３２Ａ及び３２Ｂに分
けてドープした。その結果、第４ｂ図に示すバンド構造
が形成される。第４ｂ図においても、線４０及び４２は
、それぞれ伝導帯及び価電子帯を示し、線４４はフェル
ミ準位を示している。この第４ｂ図から分かるように、
４層不純物層の中央にポテンシャル井戸が形成され、そ
のポテンシャル井戸の中に閉じ込められた２次元電子は
量子化準位４６を持っている。そして、そのポテンシャ
ル井戸内の２次元電子の分布は、′曲線５２のようにな
っている。この２次元電子分布曲線５２から明らかな様
に、電子分布の最大となるポテンシャル井戸の中心部に
は不純物はドープされていないために、実施例１に比べ
更に不純物散乱が軽減され、高移動度のチャネル層が実
現される。

以上、２つの実施例を説明したが、本発明による電子素
子は、Ｓｉ基板に形成できるだけでなく、ほかの単体半
導体基板や、ＧａＡｓなどの化合物半導体基板を使用し
ても実施できる。更に、上記した実施例は、ＭＯＳＦＥ
Ｔであるが、本発明による電子素子は、ＭＯＳＦＥＴに
限らず、均一組成の半導体領域をキャリアが走行する形
式の素子には広く適用できる。

また、上記実施例における３層または４層の不純物層の
内、外側の２層の不純物の濃度と、中央の１層または２
層の不純物の濃度とを同一にしている。しかし、第２ｂ
図及び第４ｂ図かられかるように、三角形のポテンシャ
ル井戸または台形のポテンシャル井戸が実現できれば十
分であるので、外側の２層の不純物の濃度と、中央の１
層または２層の不純物の濃度とは必ずしも同一である必
要はなく、また、外側の２層同士の不純物の濃度も同一
である必要はない。しかし、４層構造の場合は、中央の
２層の不純物層の不純物濃度は同一であることが好まし
い。

発明の詳細な説明したように、本発明による電子素子は、ヘテロ接
合構造もなく、簡単な単原子層の厚さの多層不純物層に
より、その間に形成されるポテンシャル井戸を介してキ
ャリアは走行する。そして、そのポテンシャル井戸によ
るチャネルは、絶縁物やゲート電位などの影響を受けに
くいので、従来に比較して短いチャネル長を実現でき、
高周波特性の優れた電子素子が得れる。

更に、本発明による電子素子は°、キャリア（電子もし
くは正孔）の走行層近傍にヘテロ接合界面を有していな
いため、それに伴う材料や製作上に制約から開放される
。従って、Ｓｉ　などを使用しても素子を製造できる。

また、本発明による電子素子は、走行層を形成するポテ
ンシャルの形は不純物のドーピングにより一義的に決定
され、不純物は単原子層内に局在している構造を素子の
活性層としている。従って、簡単なプロセスにより高移
動度を有する素子が実現できる。

【図面の簡単な説明】

第１図は、本発明を実施した電子素子の構造を示す概略
断面図、第２ａ図及び第２ｂ図は、本発明による電子素子の第１
の実施例におけるチャネル層のドーピングプロフィール
およびバンド構造をそれぞれ示す図、・　　第３図は、チャネル層が第２ａ図に示すドーピン
グプロフィールを有する第１図に示す構造の素子のゲー
ト下のバンド構造を示す図、第４ａ図及び第４ｂ図は、本発明による電子素子の第２
の実施例におけるチャネル層のドーピングプロフィール
およびバンド構造をそれぞれ示す図である。〔主な参照番号〕１０・・半導体基板１２・・ソース領域１４・・ドレイン領域１６・・ゲート絶縁膜１８・・ゲート電極２６・・チャネル層

Claims

【特許請求の範囲】

（１）均一組成の半導体層の内部にキャリア走行層が形
成されている電子素子にして、前記半導体層内部に互に
平行に、単原子層の厚さを有する少なくとも第１、第２
及び第３の不純物層が形成されており、それら３つの不
純物層は、それら層面に直角な方向に互いに離隔してお
り、前記第１及び第３の不純物層は、同一の導電形に形
成され、第２の不純物層は、前記第１及び第３の不純物
層の導電形と異なる導電形に形成され、前記第１及び第
３の不純物層の間にポテンシャル井戸が形成され、該ポ
テンシャル井戸を走行層とすることを特徴とする電子素
子。
（２）前記半導体層は、単体半導体または化合物半導体
で構成され、前記第１及び第３の不純物層は、ｐ形不純
物及びｎ形不純物のいずれか一方を含み、前記第２不純
物層は、前記ｐ形不純物及びｎ形不純物の他方を含んで
構成されていることを特徴とする特許請求の範囲第（１
）項記載の電子素子。
（３）前記第１、第２及び第３の不純物層の間隔は、１
０Å〜１０００Åの範囲内にあることを特徴とする特許
請求の範囲第（１）項または第２項記載の電子素子。
（４）前記第１及び第３の不純物層に含有される不純物
の合計量は、前記第２の不純物層に含有される不純物の
量にほぼ等しく、前記第２の不純物層の不純物面密度は
、１０＾１＾０〜１０＾１＾３ｃｍ＾−＾２の範囲内に
あることを特徴とする特許請求の範囲第（１）項から第
（３）項までのいずれか１項記載の電子素子。
（５）前記第１及び第３の不純物層の各層の不純物密度
は、互いに等しいことを特徴とする特許請求の範囲第（
１）項から第（４）項までのいずれか１項記載の電子素
子。
（６）前記第２の不純物層は、単一の層から構成され、
前記第１及び第３の不純物層の間に三角形のポテンシャ
ル井戸が形成されていることを特徴とする特許請求の範
囲第（１）項から第（５）項までのいずれか１項記載の
電子素子。
（７）前記第２の不純物層は、前記層面に直角な方向に
互いに離隔しており且つ前記第１及び第３の不純物層か
らも離隔している２つの不純物層から構成されて、前記
第１及び第３の不純物層の間に台形のポテンシャル井戸
が形成されていることを特徴とする特許請求の範囲第（
１）項から第（５）項までのいずれか１項記載の電子素
子。
（８）前記第２の不純物層の２つの層の各々の不純物密
度は互いに等しいことを特徴とする特許請求の範囲第（
７）項記載の電子素子。