JPH0311938Y2 - - Google Patents
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- JPH0311938Y2 JPH0311938Y2 JP1984161390U JP16139084U JPH0311938Y2 JP H0311938 Y2 JPH0311938 Y2 JP H0311938Y2 JP 1984161390 U JP1984161390 U JP 1984161390U JP 16139084 U JP16139084 U JP 16139084U JP H0311938 Y2 JPH0311938 Y2 JP H0311938Y2
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- attenuator
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Description
【考案の詳細な説明】
技術分野
本考案は可変利得増幅装置に関し、特にアツテ
ネータ機能を備えた可変利得増幅装置に関する。
ネータ機能を備えた可変利得増幅装置に関する。
背景技術
可変利得増幅装置の従来例を第１図に示す。本
装置においては、動作を指令するためにアツプ指
令スイツチ１、ダウン指令スイツチ２及びATT
指令スイツチ３が設けられている。これらのスイ
ツチ１ないし３はキー操作時にのみオンとなるキ
ースイツチからなる。スイツチ１ないし３各々の
一端はアースされ、他端には抵抗４，５又は６を
介して電圧VHが供給される。スイツチ１ないし
３各々の他端が指令出力端をなし、アツプ指令ス
イツチ１及びダウン指令スイツチ２の指令出力端
にはＵ／Ｄ（アツプ／ダウン）カウンタ７が接続
されている。またアツプ指令スイツチ１及びダウ
ン指令スイツチ２の各指令出力端におけるレベル
の論理積がNAND回路８によつて採られるよう
になされている。一方、クロツクパルス発生器９
から出力されるクロツクパルスはAND回路１０
に供給され、AND回路１０はNAND回路８から
高レベル信号が供給されているときのみクロツク
パルスをＵ／Ｄカウンタ７のクロツク入力端CK
に中継供給する。Ｕ／Ｄカウンタ７はクロツクパ
ルスの計数値を表わすデイジタル信号、すなわち
第１計数信号をカウント出力端COから出力する。
そのカウント出力端COにはデイジタル減算器１
２が接続されている。減算器１２はカウンタ７の
計数値から所定値を減算しその減算結果値を表わ
すデイジタル信号、すなわち第２計数信号を出力
する。所定値は信号発生器１３から減算器１２に
供給されるデイジタル信号が表わす数値であり、
VCA２１の利得で20dB分に対応する。なお、
NAND回路８及びAND回路１０を設けずにクロ
ツクパルス発生器９の出力端をＵ／Ｄカウンタ７
のクロツク入力端CKに直結しても良い。
装置においては、動作を指令するためにアツプ指
令スイツチ１、ダウン指令スイツチ２及びATT
指令スイツチ３が設けられている。これらのスイ
ツチ１ないし３はキー操作時にのみオンとなるキ
ースイツチからなる。スイツチ１ないし３各々の
一端はアースされ、他端には抵抗４，５又は６を
介して電圧VHが供給される。スイツチ１ないし
３各々の他端が指令出力端をなし、アツプ指令ス
イツチ１及びダウン指令スイツチ２の指令出力端
にはＵ／Ｄ（アツプ／ダウン）カウンタ７が接続
されている。またアツプ指令スイツチ１及びダウ
ン指令スイツチ２の各指令出力端におけるレベル
の論理積がNAND回路８によつて採られるよう
になされている。一方、クロツクパルス発生器９
から出力されるクロツクパルスはAND回路１０
に供給され、AND回路１０はNAND回路８から
高レベル信号が供給されているときのみクロツク
パルスをＵ／Ｄカウンタ７のクロツク入力端CK
に中継供給する。Ｕ／Ｄカウンタ７はクロツクパ
ルスの計数値を表わすデイジタル信号、すなわち
第１計数信号をカウント出力端COから出力する。
そのカウント出力端COにはデイジタル減算器１
２が接続されている。減算器１２はカウンタ７の
計数値から所定値を減算しその減算結果値を表わ
すデイジタル信号、すなわち第２計数信号を出力
する。所定値は信号発生器１３から減算器１２に
供給されるデイジタル信号が表わす数値であり、
VCA２１の利得で20dB分に対応する。なお、
NAND回路８及びAND回路１０を設けずにクロ
ツクパルス発生器９の出力端をＵ／Ｄカウンタ７
のクロツク入力端CKに直結しても良い。
またATT指令スイツチ３の指令出力端にはJK
−フリツプフロツプ１４が接続されている。フリ
ツプフロツプ１４の入力端Ｊ，Ｋ、リセツト端
CLには電圧VHが抵抗１１を介して供給されてフ
リツプフロツプ１４はバイナリ動作を行なうよう
にされている。フリツプフロツプ１４の出力端Ｑ
には選択回路１５が接続され、選択回路１５は
AND回路１６，１７、インバータ１８及びOR回
路１９からなり、出力端Ｑのレベルに応じてＵ／
Ｄカウンタ７及び減算器１２の出力信号のいずれ
か一方を選択的にＤ／Ａ（デイジタル／アナログ）
変換器２０に中継供給する。すなわち、出力端Ｑ
のレベルが低レベルにあるときＵ／Ｄカウンタ７
の出力信号がＤ／Ａ変換器２０に中継供給され、
出力端Ｑのレベルが高レベルにあるとき減算器１
２の出力信号がＤ／Ａ変換器２０に中継供給され
る。Ｄ／Ａ変換器２０の出力信号はVCA（電圧制
御増幅器）２１に供給される。
−フリツプフロツプ１４が接続されている。フリ
ツプフロツプ１４の入力端Ｊ，Ｋ、リセツト端
CLには電圧VHが抵抗１１を介して供給されてフ
リツプフロツプ１４はバイナリ動作を行なうよう
にされている。フリツプフロツプ１４の出力端Ｑ
には選択回路１５が接続され、選択回路１５は
AND回路１６，１７、インバータ１８及びOR回
路１９からなり、出力端Ｑのレベルに応じてＵ／
Ｄカウンタ７及び減算器１２の出力信号のいずれ
か一方を選択的にＤ／Ａ（デイジタル／アナログ）
変換器２０に中継供給する。すなわち、出力端Ｑ
のレベルが低レベルにあるときＵ／Ｄカウンタ７
の出力信号がＤ／Ａ変換器２０に中継供給され、
出力端Ｑのレベルが高レベルにあるとき減算器１
２の出力信号がＤ／Ａ変換器２０に中継供給され
る。Ｄ／Ａ変換器２０の出力信号はVCA（電圧制
御増幅器）２１に供給される。
かかる構成において、アツプ指令スイツチ１を
オン操作すると、その指令出力端のレベルが電圧
VHによる高レベルからアース電位に等しい低レ
ベルになる。この低レベルによつてＵ／Ｄカウン
タ７がアツプカウント状態となると共にNAND
回路８の出力レベルが高レベルとなり、クロツク
パルス発生器９からクロツクパルスがAND回路
１０を介してＵ／Ｄカウンタ７に供給される。
Ｕ／Ｄカウンタ７は供給されるクロツクパルスを
アツプ計数しその計数値を表わすデイジタル信号
を選択回路１５に供給する。このとき、フリツプ
フロツプ１４の出力端Ｑから選択回路１５に供給
されるレベルが低レベルならば、Ｕ／Ｄカウンタ
７からのデイジタル信号は選択回路１５を介して
Ｄ／Ａ変換器２０に供給される。Ｄ／Ａ変換器２
０はデイジタル信号が表わす数値に応じた電圧を
VCA２１に供給し、その電圧レベルに応じて
VCA２１の利得が定まるのである。アツプ指令
スイツチ１のオン操作期間だけＵ／Ｄカウンタ７
はアツプ計数を継続しその計数値の増加に応じて
Ｄ／Ａ変換器２０の出力電圧が上昇してVCA２
１の利得が上昇する。
オン操作すると、その指令出力端のレベルが電圧
VHによる高レベルからアース電位に等しい低レ
ベルになる。この低レベルによつてＵ／Ｄカウン
タ７がアツプカウント状態となると共にNAND
回路８の出力レベルが高レベルとなり、クロツク
パルス発生器９からクロツクパルスがAND回路
１０を介してＵ／Ｄカウンタ７に供給される。
Ｕ／Ｄカウンタ７は供給されるクロツクパルスを
アツプ計数しその計数値を表わすデイジタル信号
を選択回路１５に供給する。このとき、フリツプ
フロツプ１４の出力端Ｑから選択回路１５に供給
されるレベルが低レベルならば、Ｕ／Ｄカウンタ
７からのデイジタル信号は選択回路１５を介して
Ｄ／Ａ変換器２０に供給される。Ｄ／Ａ変換器２
０はデイジタル信号が表わす数値に応じた電圧を
VCA２１に供給し、その電圧レベルに応じて
VCA２１の利得が定まるのである。アツプ指令
スイツチ１のオン操作期間だけＵ／Ｄカウンタ７
はアツプ計数を継続しその計数値の増加に応じて
Ｄ／Ａ変換器２０の出力電圧が上昇してVCA２
１の利得が上昇する。
またダウン指令スイツチ２をオン操作すると、
ダウン指令スイツチ２から低レベル信号がＵ／Ｄ
カウンタ７に供給されるのでＵ／Ｄカウンタ７は
ダウンカウント状態となる。同時に、その低レベ
ル信号によつてNAND回路８から高レベル信号
がAND回路１０に供給されるのでクロツクパル
スがAND回路１０を介してＵ／Ｄカウンタ７に
供給される。Ｕ／Ｄカウンタ７はクロツクパルス
をダウン計数しその計数値を表わすデイジタル信
号を出力し、そのダウン計数はダウン指令スイツ
チ２のオン操作期間だけ継続される。Ｕ／Ｄカウ
ンタ７からデイジタル信号が選択回路１５を介し
てＤ／Ａ変換器２０に供給されると、Ｕ／Ｄカウ
ンタ７の計数値の減少に従つてＤ／Ａ変換器２０
の出力電圧が低下してVCA２１の利得が低下す
る。
ダウン指令スイツチ２から低レベル信号がＵ／Ｄ
カウンタ７に供給されるのでＵ／Ｄカウンタ７は
ダウンカウント状態となる。同時に、その低レベ
ル信号によつてNAND回路８から高レベル信号
がAND回路１０に供給されるのでクロツクパル
スがAND回路１０を介してＵ／Ｄカウンタ７に
供給される。Ｕ／Ｄカウンタ７はクロツクパルス
をダウン計数しその計数値を表わすデイジタル信
号を出力し、そのダウン計数はダウン指令スイツ
チ２のオン操作期間だけ継続される。Ｕ／Ｄカウ
ンタ７からデイジタル信号が選択回路１５を介し
てＤ／Ａ変換器２０に供給されると、Ｕ／Ｄカウ
ンタ７の計数値の減少に従つてＤ／Ａ変換器２０
の出力電圧が低下してVCA２１の利得が低下す
る。
次に、ATT指令スイツチ３をオン操作すると、
ATT指令スイツチ３から低レベル信号がフリツ
プフロツプ１４に供給され、フリツプフロツプ１
４の出力端Ｑのレベルが低レベルから高レベルに
反転し、ATT指令スイツチ３のオン操作を停止
しても高レベルが出力端Ｑから維持出力される。
この高レベルに応じて選択回路１５は減算器１２
から出力されるデイジタル信号をＤ／Ａ変換器２
０に中継供給する。減算器１２はＵ／Ｄカウンタ
７の計数値からVCA２１の利得20dBに対応する
所定値を減算した数値を表わすデイジタル信号を
出力するのでＤ／Ａ変換器２０の出力電圧はＵ／
Ｄカウンタ７の出力デイジタル信号が供給された
場合に比べて所定電圧だけ低下する。よつて、
VCA２１の利得も20dBだけ低下し、アツテネー
タ作動状態となるのである。ATT指令スイツチ
３を再びオン操作すると、ATT指令スイツチ３
から低レベル信号がフリツプフロツプ１４に供給
され、フリツプフロツプ１４の出力端Ｑのレベル
が高レベルから低レベルに反転する。よつて、選
択回路１５はＵ／Ｄカウンタ７から出力されるデ
イジタル信号をＤ／Ａ変換器２０に供給するので
VCA２１の利得も20dBだけ上昇して元に戻りア
ツテネータ不作動状態となる。
ATT指令スイツチ３から低レベル信号がフリツ
プフロツプ１４に供給され、フリツプフロツプ１
４の出力端Ｑのレベルが低レベルから高レベルに
反転し、ATT指令スイツチ３のオン操作を停止
しても高レベルが出力端Ｑから維持出力される。
この高レベルに応じて選択回路１５は減算器１２
から出力されるデイジタル信号をＤ／Ａ変換器２
０に中継供給する。減算器１２はＵ／Ｄカウンタ
７の計数値からVCA２１の利得20dBに対応する
所定値を減算した数値を表わすデイジタル信号を
出力するのでＤ／Ａ変換器２０の出力電圧はＵ／
Ｄカウンタ７の出力デイジタル信号が供給された
場合に比べて所定電圧だけ低下する。よつて、
VCA２１の利得も20dBだけ低下し、アツテネー
タ作動状態となるのである。ATT指令スイツチ
３を再びオン操作すると、ATT指令スイツチ３
から低レベル信号がフリツプフロツプ１４に供給
され、フリツプフロツプ１４の出力端Ｑのレベル
が高レベルから低レベルに反転する。よつて、選
択回路１５はＵ／Ｄカウンタ７から出力されるデ
イジタル信号をＤ／Ａ変換器２０に供給するので
VCA２１の利得も20dBだけ上昇して元に戻りア
ツテネータ不作動状態となる。
かかる従来の可変利得増幅装置においては、ア
ツテネータ作動時にアツプ指令スイツチ１をオン
操作すると、VCA２１の利得が上昇してアツテ
ネータ作動開始直前の利得レベルを越えることも
生ずるので音響出力装置の音量調整のために用い
た場合、アツテネータ作動時でも音響出力からは
アツテネータ作動時であるか否かの判断がユーザ
には不可能となることがある。また単一のATT
指令スイツチ３でアツテネータ作動指令及びアツ
テネータ作動停止指令が発生されるのでアツテネ
ータ作動時にも拘らずアツテネータ不作動時と思
い込んでアツテネータを作動させようとして
ATT指令スイツチ３を操作すると、アツテネー
タ作動停止指令により却つてVCA２１の利得が
上昇して予期しない大音響が出力されることがあ
つた。
ツテネータ作動時にアツプ指令スイツチ１をオン
操作すると、VCA２１の利得が上昇してアツテ
ネータ作動開始直前の利得レベルを越えることも
生ずるので音響出力装置の音量調整のために用い
た場合、アツテネータ作動時でも音響出力からは
アツテネータ作動時であるか否かの判断がユーザ
には不可能となることがある。また単一のATT
指令スイツチ３でアツテネータ作動指令及びアツ
テネータ作動停止指令が発生されるのでアツテネ
ータ作動時にも拘らずアツテネータ不作動時と思
い込んでアツテネータを作動させようとして
ATT指令スイツチ３を操作すると、アツテネー
タ作動停止指令により却つてVCA２１の利得が
上昇して予期しない大音響が出力されることがあ
つた。
考案の概要
そこで、本考案の目的はアツテネータ作動時に
アツテネータ不作動時と勘違いして誤操作しても
大音響を出力する等の不具合を回避し得る可変利
得増幅装置を提供することである。
アツテネータ不作動時と勘違いして誤操作しても
大音響を出力する等の不具合を回避し得る可変利
得増幅装置を提供することである。
本考案の可変利得増幅装置は利得上昇指令に応
じてアツプ計数し利得低下指令に応じてダウン計
数するカウンタ手段と、前記カウンタ手段の計数
値を示す第１計数信号を出力しアツテネータ作動
指令に応じて第１計数信号の出力を停止してカウ
ンタ手段の計数値から所定値だけ減じた値を示す
第２計数信号を出力しアツテネータ作動停止指令
に応じて前記第２計数信号の出力を停止して第１
計数信号の出力状態に戻る切換手段と、該切換手
段の出力信号に応じた利得を得る増幅手段とから
なる可変利得増幅装置であり、アツテネータ作動
指令発生直前のカウンタ手段の計数値を記憶する
記憶手段を含み、カウンタ手段がアツテネータ作
動停止指令に応じて記憶手段に記憶された値をそ
の時点の計数値としてセツトすることを特徴とし
ている。
じてアツプ計数し利得低下指令に応じてダウン計
数するカウンタ手段と、前記カウンタ手段の計数
値を示す第１計数信号を出力しアツテネータ作動
指令に応じて第１計数信号の出力を停止してカウ
ンタ手段の計数値から所定値だけ減じた値を示す
第２計数信号を出力しアツテネータ作動停止指令
に応じて前記第２計数信号の出力を停止して第１
計数信号の出力状態に戻る切換手段と、該切換手
段の出力信号に応じた利得を得る増幅手段とから
なる可変利得増幅装置であり、アツテネータ作動
指令発生直前のカウンタ手段の計数値を記憶する
記憶手段を含み、カウンタ手段がアツテネータ作
動停止指令に応じて記憶手段に記憶された値をそ
の時点の計数値としてセツトすることを特徴とし
ている。
実施例
以下、本考案の実施例を第２図を参照しつつ説
明する。
明する。
第２図に示した本考案による可変利得増幅装置
においては、第１図に示した装置と同一部分は同
一符号により示されており、新たにＵ／Ｄカウン
タ２３、メモリ２４及びメモリコントローラ２５
が設けられている。Ｕ／Ｄカウンタ２３はプリセ
ツタブルカウンタであり、クロツク入力端CK、
アツプ指令入力端Ｕ、ダウン指令入力端Ｄ、計数
出力端COの他にプリセツトデータ入力端Ｓ及び
データロード指令入力端LDを備えている。第１
図に示したＵ／Ｄカウンタ７と同様にクロツク入
力端CKにはクロツクパルス発生器９がAND回路
１０を介して接続され、アツプ指令入力端Ｕには
アツプ指令スイツチ１が接続され、ダウン指令入
力端Ｄにはダウン指令スイツチ２が接続され、更
に計数出力端COには減算器１２及び選択回路１
５が接続されている。また計数出力端COはメモ
リ２４のデータ入力端DIに接続され、プリセツ
トデータ入力端Ｓはメモリ２４のデータ出力端
DOに接続されている。一方、メモリコントロー
ラ２５はOR回路２６，２７、バツフア２８及び
インバータ２９からなり、ATT指令スイツチ３
の指令出力端がOR回路２６，２７の一方の入力
端に接続されている。またフリツプフロツプ１４
の出力端ＱがOR回路２６の他方の入力端に接続
されると共にインバータ２９を介してOR回路２
７の他方の入力端に接続されている。OR回路２
６の出力端はＵ／Ｄカウンタ２３のデータロード
指令入力端LDに接続され、データロード指令入
力端LDのレベルが低レベルにあるときＵ／Ｄカ
ウンタ２３はメモリ２４からプリセツトデータ入
力端Ｓに供給されるデータを計数値として出力す
る。またOR回路２７の出力端はメモリ２４のリ
ード／ライト指令入力端Ｒ／Ｗに接続され、メモ
リ２４はリード／ライト指令入力端Ｒ／Ｗのレベ
ルが高レベルにあるときリード状態となつて記憶
データをデータ出力端DOから出力し、低レベル
にあるときＵ／Ｄカウンタ２３の計数値を書き込
むライト状態となる。なお、フリツプフロツプ１
４は低レベル入力と同時に出力レベルが反転する
ものとする。本考案による可変利得増幅装置のそ
の他の構成は第１図の装置と同様である。
においては、第１図に示した装置と同一部分は同
一符号により示されており、新たにＵ／Ｄカウン
タ２３、メモリ２４及びメモリコントローラ２５
が設けられている。Ｕ／Ｄカウンタ２３はプリセ
ツタブルカウンタであり、クロツク入力端CK、
アツプ指令入力端Ｕ、ダウン指令入力端Ｄ、計数
出力端COの他にプリセツトデータ入力端Ｓ及び
データロード指令入力端LDを備えている。第１
図に示したＵ／Ｄカウンタ７と同様にクロツク入
力端CKにはクロツクパルス発生器９がAND回路
１０を介して接続され、アツプ指令入力端Ｕには
アツプ指令スイツチ１が接続され、ダウン指令入
力端Ｄにはダウン指令スイツチ２が接続され、更
に計数出力端COには減算器１２及び選択回路１
５が接続されている。また計数出力端COはメモ
リ２４のデータ入力端DIに接続され、プリセツ
トデータ入力端Ｓはメモリ２４のデータ出力端
DOに接続されている。一方、メモリコントロー
ラ２５はOR回路２６，２７、バツフア２８及び
インバータ２９からなり、ATT指令スイツチ３
の指令出力端がOR回路２６，２７の一方の入力
端に接続されている。またフリツプフロツプ１４
の出力端ＱがOR回路２６の他方の入力端に接続
されると共にインバータ２９を介してOR回路２
７の他方の入力端に接続されている。OR回路２
６の出力端はＵ／Ｄカウンタ２３のデータロード
指令入力端LDに接続され、データロード指令入
力端LDのレベルが低レベルにあるときＵ／Ｄカ
ウンタ２３はメモリ２４からプリセツトデータ入
力端Ｓに供給されるデータを計数値として出力す
る。またOR回路２７の出力端はメモリ２４のリ
ード／ライト指令入力端Ｒ／Ｗに接続され、メモ
リ２４はリード／ライト指令入力端Ｒ／Ｗのレベ
ルが高レベルにあるときリード状態となつて記憶
データをデータ出力端DOから出力し、低レベル
にあるときＵ／Ｄカウンタ２３の計数値を書き込
むライト状態となる。なお、フリツプフロツプ１
４は低レベル入力と同時に出力レベルが反転する
ものとする。本考案による可変利得増幅装置のそ
の他の構成は第１図の装置と同様である。
かかる構成の本考案による可変利得増幅装置に
おいては、アツテネータ不作動時にはATT指令
スイツチ３の指令出力端のレベルは高レベルであ
るのでOR回路２６，２７の出力レベルは高レベ
ルである。よつて、メモリ２４はリード状態であ
り、Ｕ／Ｄカウンタ２３は通常のカウント動作を
行なう。なお、このとき、フリツプフロツプ１４
の出力端Ｑのレベルは低レベルである。
おいては、アツテネータ不作動時にはATT指令
スイツチ３の指令出力端のレベルは高レベルであ
るのでOR回路２６，２７の出力レベルは高レベ
ルである。よつて、メモリ２４はリード状態であ
り、Ｕ／Ｄカウンタ２３は通常のカウント動作を
行なう。なお、このとき、フリツプフロツプ１４
の出力端Ｑのレベルは低レベルである。
アツテネータ不作動状態においてATT指令ス
イツチ３をオン操作すると、ATT指令スイツチ
３から低レベル信号がフリツプフロツプ１４に供
給され、フリツプフロツプ１４の出力端Ｑのレベ
ルが低レベルから高レベルに反転する。この高レ
ベルが選択回路１５に供給されてアツテネータ作
動状態になることは第１図に示した装置と同様で
ある。また、この高レベルはOR回路２６及びイ
ンバータ２９に供給される。故に、OR回路２６
の出力レベルは高レベル状態が維持される。また
インバータ２９の出力レベルは低レベルとなり、
OR回路２７の双方の入力レベルが低レベルとな
るのでOR回路２７から低レベル信号がメモリ２
４のリード／ライン指令入力端Ｒ／Ｗに供給され
る。よつて、メモリ２４はライト状態となり、
Ｕ／Ｄカウンタ２３の計数値がメモリ２４に書き
込まれる。そして、ATT指令スイツチ３のオン
操作が停止されると、ATT指令スイツチ３の指
令出力端のレベルが高レベルに戻るのでOR回路
２７の出力レベルが高レベルになり、メモリ２４
をリード状態にせしめる。
イツチ３をオン操作すると、ATT指令スイツチ
３から低レベル信号がフリツプフロツプ１４に供
給され、フリツプフロツプ１４の出力端Ｑのレベ
ルが低レベルから高レベルに反転する。この高レ
ベルが選択回路１５に供給されてアツテネータ作
動状態になることは第１図に示した装置と同様で
ある。また、この高レベルはOR回路２６及びイ
ンバータ２９に供給される。故に、OR回路２６
の出力レベルは高レベル状態が維持される。また
インバータ２９の出力レベルは低レベルとなり、
OR回路２７の双方の入力レベルが低レベルとな
るのでOR回路２７から低レベル信号がメモリ２
４のリード／ライン指令入力端Ｒ／Ｗに供給され
る。よつて、メモリ２４はライト状態となり、
Ｕ／Ｄカウンタ２３の計数値がメモリ２４に書き
込まれる。そして、ATT指令スイツチ３のオン
操作が停止されると、ATT指令スイツチ３の指
令出力端のレベルが高レベルに戻るのでOR回路
２７の出力レベルが高レベルになり、メモリ２４
をリード状態にせしめる。
次に、このアツテネータ作動時にATT指令ス
イツチ３を再びオン操作すると、ATT指令スイ
ツチ３から低レベル信号がフリツプフロツプ１４
に供給され、フリツプフロツプ１４の出力端Ｑの
レベルが高レベルから低レベルに反転するのでア
ツテネータ不作動状態となる。このとき、OR回
路２６の双方の入力レベルが低レベルとなるので
OR回路２６から低レベル信号がＵ／Ｄカウンタ
２３のデータロード指令入力端LDに供給される。
一方、OR回路２７の出力レベルは高レベル状態
を維持するのでメモリ２４はリード状態である。
よつて、メモリ２４の記憶データがＵ／Ｄカウン
タ２３に読み出されて新たな計数値としてセツト
され、その計数値を表わすデイジタル信号が選択
回路１５を介してＤ／Ａ変換器２０に供給され
る。従つて、アツテネータ作動時にアツプ指令ス
イツチ１又はダウン指令スイツチ２をオン操作し
てVCA２１の利得を変化させてもアツテネータ
作動状態を解除するとVCA２１の利得はアツテ
ネータ作動開始直前の利得に戻るのである。第３
図はかかる本考案による可変利得増幅装置の減算
器１２、信号発生器１３、フリツプフロツプ１
４、選択回路１５、Ｕ／Ｄカウンタ２３、メモリ
２４及びメモリコントローラ２５等をマイクロコ
ンピユータに置き換えた場合のマイクロコンピユ
ータの動作手順をフロー図によつて示している。
本手順においては、先ず、ボリユームカウンタの
計数値VRCを初期値に、またフラグF1，F2を
“０”に各々セツトすることにより初期設定（イ
ニシヤライズ）が行なわれる（ステツプ５１）。
フラグF1はアツテネータ作動状態を表わすため
のフラグであり、フラグF2はATT指令スイツチ
３のオン後に一旦オフになつたことを表わすため
のフラグである。次いで、アツプ指令スイツチ
１、ダウン指令スイツチ２及びATT指令スイツ
チ３のオンオフがその各出力レベルによつて読み
込まれる（ステツプ５２）。そして、アツプ指令
スイツチ１がオンか否かが判別され（ステツプ５
３）、アツプ指令スイツチ１がオンならば、ボリ
ユームカウンタの計数値VRCが所定値Ａだけア
ツプ計数される（ステツプ５４）。その後、フラ
グF2に“０”がセツトされ（ステツプ５５）、さ
らに既にアツテネータ作動状態にあるか否か、即
ちフラグF1が１か０かを判定し（ステツプ７
０）、フラグF1が１であれば、アツテネータ作動
状態であるので、ステツプ６５が実行される。フ
ラグF1が０であれば、アツテネータは不動作状
態であるので、出力値VROが計数値VRCに等し
くされ（ステツプ５６）、新たに出力値VROが
Ｄ／Ａ変換器２０に供給される（ステツプ５７）。
こうして再びステツプ５２が実行される。一方、
ステツプ５３において、アツプ指令スイツチ１が
オフならば、ダウン指令スイツチ２がオンか否か
が判別される（ステツプ５８）。ダウン指令スイ
ツチ２がオンならば、ボリユームカウンタの計数
値VRCが所定値Ａだけダウン計数され（ステツ
プ５９）、そしてステツプ５５が実行される。ダ
ウン指令スイツチ２がオフならば、ATT指令ス
イツチ３がオンか否かが判別される（ステツプ６
０）。ATT指令スイツチ３がオフならば、フラグ
F2が“０”にセツトされ（ステツプ６１）、ステ
ツプ５２が実行される。ATT指令スイツチ３が
オンならば、フラグF1が“１”に等しいか否か
の判別、すなわち既にアツテネータ作動状態にあ
るか否かの判別が行なわれる（ステツプ６２）。
F1＝０ならば、今までアツテネータ不作動状態
にあつたとされてフラグF1，F2に“１”が各々
セツトされる（ステツプ６３）。そして計数値
VRCが退避レジスタにストア、すなわち退避レ
ジスタの内容VRSが計数値VRCに等しくされ
（ステツプ６４）、計数値VRCからVCA２１の利
得20dB分に対応する所定値Ｂが減算され、その
減算結果値に出力値VROが等しくされる（ステ
ツプ６５）。その後ステツプ５７が実行されてア
ツテネータ作動状態となる。ステツプ６２におい
てF1＝１ならば、既にアツテネータ作動状態で
あるのでフラグF2が“０”に等しいか否かの判
別、すなわちATT指令スイツチ３がオン後、一
旦オフとなつてからオンとなつたか否かの判別が
行なわれる（ステツプ６６）。F2＝１ならば、ス
テツプ６３の実行時からATT指令スイツチ３の
オン状態が継続しているとされてステツプ６５が
実行されアツテネータ作動状態が継続される。
F2＝０ならば、ATT指令スイツチ３が一旦オフ
となつた後にアツテネータ作動状態の解除のため
にATT指令スイツチ３が再びオンされたとされ、
フラグF1に“０”がセツトされる（ステツプ６
７）。そして退避レジスタの内容VRSが計数値
VRCとしてボリユームカウンタに読み込まれ
（ステツプ６８）、ステツプ５６，５７が実行され
てアツテネータ不作動状態となる。このとき、ア
ツテネータ作動開始直前の出力値VROがＤ／Ａ
変換器２０に供給されるのでVCA２１の利得が
アツテネータ作動開始直前の利得に戻る。
イツチ３を再びオン操作すると、ATT指令スイ
ツチ３から低レベル信号がフリツプフロツプ１４
に供給され、フリツプフロツプ１４の出力端Ｑの
レベルが高レベルから低レベルに反転するのでア
ツテネータ不作動状態となる。このとき、OR回
路２６の双方の入力レベルが低レベルとなるので
OR回路２６から低レベル信号がＵ／Ｄカウンタ
２３のデータロード指令入力端LDに供給される。
一方、OR回路２７の出力レベルは高レベル状態
を維持するのでメモリ２４はリード状態である。
よつて、メモリ２４の記憶データがＵ／Ｄカウン
タ２３に読み出されて新たな計数値としてセツト
され、その計数値を表わすデイジタル信号が選択
回路１５を介してＤ／Ａ変換器２０に供給され
る。従つて、アツテネータ作動時にアツプ指令ス
イツチ１又はダウン指令スイツチ２をオン操作し
てVCA２１の利得を変化させてもアツテネータ
作動状態を解除するとVCA２１の利得はアツテ
ネータ作動開始直前の利得に戻るのである。第３
図はかかる本考案による可変利得増幅装置の減算
器１２、信号発生器１３、フリツプフロツプ１
４、選択回路１５、Ｕ／Ｄカウンタ２３、メモリ
２４及びメモリコントローラ２５等をマイクロコ
ンピユータに置き換えた場合のマイクロコンピユ
ータの動作手順をフロー図によつて示している。
本手順においては、先ず、ボリユームカウンタの
計数値VRCを初期値に、またフラグF1，F2を
“０”に各々セツトすることにより初期設定（イ
ニシヤライズ）が行なわれる（ステツプ５１）。
フラグF1はアツテネータ作動状態を表わすため
のフラグであり、フラグF2はATT指令スイツチ
３のオン後に一旦オフになつたことを表わすため
のフラグである。次いで、アツプ指令スイツチ
１、ダウン指令スイツチ２及びATT指令スイツ
チ３のオンオフがその各出力レベルによつて読み
込まれる（ステツプ５２）。そして、アツプ指令
スイツチ１がオンか否かが判別され（ステツプ５
３）、アツプ指令スイツチ１がオンならば、ボリ
ユームカウンタの計数値VRCが所定値Ａだけア
ツプ計数される（ステツプ５４）。その後、フラ
グF2に“０”がセツトされ（ステツプ５５）、さ
らに既にアツテネータ作動状態にあるか否か、即
ちフラグF1が１か０かを判定し（ステツプ７
０）、フラグF1が１であれば、アツテネータ作動
状態であるので、ステツプ６５が実行される。フ
ラグF1が０であれば、アツテネータは不動作状
態であるので、出力値VROが計数値VRCに等し
くされ（ステツプ５６）、新たに出力値VROが
Ｄ／Ａ変換器２０に供給される（ステツプ５７）。
こうして再びステツプ５２が実行される。一方、
ステツプ５３において、アツプ指令スイツチ１が
オフならば、ダウン指令スイツチ２がオンか否か
が判別される（ステツプ５８）。ダウン指令スイ
ツチ２がオンならば、ボリユームカウンタの計数
値VRCが所定値Ａだけダウン計数され（ステツ
プ５９）、そしてステツプ５５が実行される。ダ
ウン指令スイツチ２がオフならば、ATT指令ス
イツチ３がオンか否かが判別される（ステツプ６
０）。ATT指令スイツチ３がオフならば、フラグ
F2が“０”にセツトされ（ステツプ６１）、ステ
ツプ５２が実行される。ATT指令スイツチ３が
オンならば、フラグF1が“１”に等しいか否か
の判別、すなわち既にアツテネータ作動状態にあ
るか否かの判別が行なわれる（ステツプ６２）。
F1＝０ならば、今までアツテネータ不作動状態
にあつたとされてフラグF1，F2に“１”が各々
セツトされる（ステツプ６３）。そして計数値
VRCが退避レジスタにストア、すなわち退避レ
ジスタの内容VRSが計数値VRCに等しくされ
（ステツプ６４）、計数値VRCからVCA２１の利
得20dB分に対応する所定値Ｂが減算され、その
減算結果値に出力値VROが等しくされる（ステ
ツプ６５）。その後ステツプ５７が実行されてア
ツテネータ作動状態となる。ステツプ６２におい
てF1＝１ならば、既にアツテネータ作動状態で
あるのでフラグF2が“０”に等しいか否かの判
別、すなわちATT指令スイツチ３がオン後、一
旦オフとなつてからオンとなつたか否かの判別が
行なわれる（ステツプ６６）。F2＝１ならば、ス
テツプ６３の実行時からATT指令スイツチ３の
オン状態が継続しているとされてステツプ６５が
実行されアツテネータ作動状態が継続される。
F2＝０ならば、ATT指令スイツチ３が一旦オフ
となつた後にアツテネータ作動状態の解除のため
にATT指令スイツチ３が再びオンされたとされ、
フラグF1に“０”がセツトされる（ステツプ６
７）。そして退避レジスタの内容VRSが計数値
VRCとしてボリユームカウンタに読み込まれ
（ステツプ６８）、ステツプ５６，５７が実行され
てアツテネータ不作動状態となる。このとき、ア
ツテネータ作動開始直前の出力値VROがＤ／Ａ
変換器２０に供給されるのでVCA２１の利得が
アツテネータ作動開始直前の利得に戻る。
考案の効果
このように、本考案の可変利得増幅装置におい
ては、アツテネータ作動開始直前の利得を記憶し
てアツテネータ作動状態の解除と同時に記憶した
利得に復帰するので音響出力装置の音量調整のた
めに用いた場合にアツテネータ作動時に例えアツ
テネータ不作動時と勘違いして利得を増大させ、
その後アツテネータを作動させようとATT指令
スイツチを操作するような誤操作が行なわれても
予期しない大音響の発生を回避することができる
のである。
ては、アツテネータ作動開始直前の利得を記憶し
てアツテネータ作動状態の解除と同時に記憶した
利得に復帰するので音響出力装置の音量調整のた
めに用いた場合にアツテネータ作動時に例えアツ
テネータ不作動時と勘違いして利得を増大させ、
その後アツテネータを作動させようとATT指令
スイツチを操作するような誤操作が行なわれても
予期しない大音響の発生を回避することができる
のである。
第１図は可変利得増幅装置の従来例を示すブロ
ツク図、第２図は本考案の実施例を示すブロツク
図、第３図は本考案の他の実施例における動作を
示すフロー図である。 主要部分の符号の説明、１……アツプ指令スイ
ツチ、２……ダウン指令スイツチ、３……ATT
指令スイツチ、７，２３……Ｕ／Ｄカウンタ、１
２……減算器、１３……信号発生器、１５……選
択回路、２１……VCA、２４……メモリ、２５
……メモリコントローラ。
ツク図、第２図は本考案の実施例を示すブロツク
図、第３図は本考案の他の実施例における動作を
示すフロー図である。 主要部分の符号の説明、１……アツプ指令スイ
ツチ、２……ダウン指令スイツチ、３……ATT
指令スイツチ、７，２３……Ｕ／Ｄカウンタ、１
２……減算器、１３……信号発生器、１５……選
択回路、２１……VCA、２４……メモリ、２５
……メモリコントローラ。
Claims (1)
- 利得上昇指令に応じてアツプ計数し利得低下指
令に応じてダウン計数するカウンタ手段と、前記
カウンタ手段の計数値を示す第１計数信号を出力
しアツテネータ作動指令に応じて前記第１計数信
号の出力を停止して前記カウンタ手段の計数値か
ら所定値だけ減じた値を示す第２計数信号を出力
しアツテネータ作動停止指令に応じて前記第２計
数信号の出力を停止して前記第１計数信号の出力
状態に戻る切換手段と、前記切換手段の出力信号
に応じた利得を得る増幅手段とからなる可変利得
増幅装置であつて、前記アツテネータ作動指令発
生直前の前記カウンタ手段の計数値を記憶する記
憶手段を含み、前記カウンタ手段はアツテネータ
作動停止指令に応じて前記記憶手段に記憶された
値をその時点の計数値としてセツトすることを特
徴とする可変利得増幅装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1984161390U JPH0311938Y2 (ja) | 1984-10-25 | 1984-10-25 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1984161390U JPH0311938Y2 (ja) | 1984-10-25 | 1984-10-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6175627U JPS6175627U (ja) | 1986-05-21 |
| JPH0311938Y2 true JPH0311938Y2 (ja) | 1991-03-22 |
Family
ID=30719298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1984161390U Expired JPH0311938Y2 (ja) | 1984-10-25 | 1984-10-25 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0311938Y2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5643924U (ja) * | 1979-09-14 | 1981-04-21 | ||
| JPS5873619A (ja) * | 1981-10-27 | 1983-05-02 | 株式会社 技研製作所 | 球根杭の構築工法及びトレミ−管 |
| JPS5888910A (ja) * | 1981-11-20 | 1983-05-27 | Nippon Gakki Seizo Kk | 音量調整回路 |
-
1984
- 1984-10-25 JP JP1984161390U patent/JPH0311938Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6175627U (ja) | 1986-05-21 |
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