JPH0311937Y2 - - Google Patents
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- Publication number
- JPH0311937Y2 JPH0311937Y2 JP1984161389U JP16138984U JPH0311937Y2 JP H0311937 Y2 JPH0311937 Y2 JP H0311937Y2 JP 1984161389 U JP1984161389 U JP 1984161389U JP 16138984 U JP16138984 U JP 16138984U JP H0311937 Y2 JPH0311937 Y2 JP H0311937Y2
- Authority
- JP
- Japan
- Prior art keywords
- command
- attenuator
- counter
- gain
- command switch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Control Of Amplification And Gain Control (AREA)
Description
【考案の詳細な説明】
技術分野
本考案は可変利得増幅装置に関し、特にアツテ
ネータ機能を備えた可変利得増幅装置に関する。
ネータ機能を備えた可変利得増幅装置に関する。
背景技術
可変利得増幅装置の従来例を第１図に示す。本
装置においては、動作を指令するためにアツプ指
令スイツチ１、ダウン指令スイツチ２及びATT
指令スイツチ３が設けられている。これらのスイ
ツチ１ないし３はキー操作時にのみオンとなるキ
ースイツチからなる。スイツチ１ないし３各々の
一端はアースされ、他端には抵抗４，５又は６を
介して電圧VHが供給される。スイツチ１ないし
３各々の他端が指令出力端をなし、アツプ指令ス
イツチ１及びダウン指令スイツチ２の指令出力端
にはＵ／Ｄ（アツプ／ダウン）カウンタ７が接続
されている。またアツプ指令スイツチ１及びダウ
ン指令スイツチ２の各指令出力端におけるレベル
の論理積がNAND回路８によつて採られるよう
になされている。一方、クロツクパルス発生器９
から出力されるクロツクパルスはAND回路１０
に供給され、AND回路１０はNAND回路８から
高レベル信号が供給されているときのみクロツク
パルスをＵ／Ｄカウンタ７のクロツク入力端CK
に中継供給する。
装置においては、動作を指令するためにアツプ指
令スイツチ１、ダウン指令スイツチ２及びATT
指令スイツチ３が設けられている。これらのスイ
ツチ１ないし３はキー操作時にのみオンとなるキ
ースイツチからなる。スイツチ１ないし３各々の
一端はアースされ、他端には抵抗４，５又は６を
介して電圧VHが供給される。スイツチ１ないし
３各々の他端が指令出力端をなし、アツプ指令ス
イツチ１及びダウン指令スイツチ２の指令出力端
にはＵ／Ｄ（アツプ／ダウン）カウンタ７が接続
されている。またアツプ指令スイツチ１及びダウ
ン指令スイツチ２の各指令出力端におけるレベル
の論理積がNAND回路８によつて採られるよう
になされている。一方、クロツクパルス発生器９
から出力されるクロツクパルスはAND回路１０
に供給され、AND回路１０はNAND回路８から
高レベル信号が供給されているときのみクロツク
パルスをＵ／Ｄカウンタ７のクロツク入力端CK
に中継供給する。
Ｕ／Ｄカウンタ７はクロツクパルスの計数値を
表わすデイジタル信号、すなわち第１計数信号を
カウント出力端COから出力する。そのカウント
出力端COにはデイジタル減算器１２が接続され
ている。減算器１２はカウンタ７の計数値から所
定値を減算しその減算結果値を表わすデイジタル
信号、すなわち第２計数信号を出力する。所定値
は信号発生器１３から減算器１２に供給されるデ
イジタル信号が表わす数値であり、VCA２１の
利得で20dB分に対応する。なお、NAND回路８
及びAND回路１０を設けずにクロツクパルス発
生器９の出力端をＵ／Ｄカウンタ７のクロツク入
力端CKに直結しても良い。
表わすデイジタル信号、すなわち第１計数信号を
カウント出力端COから出力する。そのカウント
出力端COにはデイジタル減算器１２が接続され
ている。減算器１２はカウンタ７の計数値から所
定値を減算しその減算結果値を表わすデイジタル
信号、すなわち第２計数信号を出力する。所定値
は信号発生器１３から減算器１２に供給されるデ
イジタル信号が表わす数値であり、VCA２１の
利得で20dB分に対応する。なお、NAND回路８
及びAND回路１０を設けずにクロツクパルス発
生器９の出力端をＵ／Ｄカウンタ７のクロツク入
力端CKに直結しても良い。
またATT指令スイツチ３の指令出力端にはJK
−フリツプフロツプ１４が接続されている。フリ
ツプフロツプ１４の入力端Ｊ，Ｋ、リセツト端
CLには電圧VHが抵抗１１を介して供給されてフ
リツプフロツプ１４はバイナリ動作を行なうよう
にされている。フリツプフロツプ１４の出力端Ｑ
には選択回路１５が接続され、選択回路１５は
AND回路１６，１７、インバータ１８及びOR回
路１９からなり、出力端Ｑのレベルに応じてＵ／
Ｄカウンタ７及び減算器１２の出力信号のいずれ
か一方を選択的にＤ／Ａ（デイジタル／アナログ）
変換器２０に中継供給する。すなわち、出力端Ｑ
のレベルが低レベルにあるときＵ／Ｄカウンタ７
の出力信号がＤ／Ａ変換器２０に中継供給され、
出力端Ｑのレベルが高レベルにあるとき減算器１
２の出力信号がＤ／Ａ変換器２０に中継供給され
る。
−フリツプフロツプ１４が接続されている。フリ
ツプフロツプ１４の入力端Ｊ，Ｋ、リセツト端
CLには電圧VHが抵抗１１を介して供給されてフ
リツプフロツプ１４はバイナリ動作を行なうよう
にされている。フリツプフロツプ１４の出力端Ｑ
には選択回路１５が接続され、選択回路１５は
AND回路１６，１７、インバータ１８及びOR回
路１９からなり、出力端Ｑのレベルに応じてＵ／
Ｄカウンタ７及び減算器１２の出力信号のいずれ
か一方を選択的にＤ／Ａ（デイジタル／アナログ）
変換器２０に中継供給する。すなわち、出力端Ｑ
のレベルが低レベルにあるときＵ／Ｄカウンタ７
の出力信号がＤ／Ａ変換器２０に中継供給され、
出力端Ｑのレベルが高レベルにあるとき減算器１
２の出力信号がＤ／Ａ変換器２０に中継供給され
る。
Ｄ／Ａ変換器２０の出力信号はVCA（電圧制御
増幅器）２１に供給される。
増幅器）２１に供給される。
かかる構成において、アツプ指令スイツチ１を
オン操作すると、その指令出力端のレベルが電圧
VHによる高レベルからアース電位に等しい低レ
ベルになる。この低レベルによつてＵ／Ｄカウン
タ７がアツプカウント状態となると共にNAND
回路８の出力レベルが高レベルとなり、クロツク
パルス発生器９からクロツクパルスがAND回路
１０を介してＵ／Ｄカウンタ７に供給される。
Ｕ／Ｄカウンタ７は供給されるクロツクパルスを
アツプ計数しその計数値を表わすデイジタル信号
を選択回路１５に供給する。このとき、フリツプ
フロツプ１４の出力端Ｑから選択回路１５に供給
されるレベルが低レベルならば、Ｕ／Ｄカウンタ
７からのデイジタル信号は選択回路１５を介して
Ｄ／Ａ変換器２０に供給される。Ｄ／Ａ変換器２
０はデイジタル信号が表わす数値に応じた電圧を
をVCA２１に供給し、その電圧レベルに応じて
VCA２１の利得が定まるのである。アツプ指令
スイツチ１のオン操作期間だけＵ／Ｄカウンタ７
はアツプ計数を継続しその計数値の増加に応じて
Ｄ／Ａ変換器２０の出力電圧が上昇してVCA２
１の利得が上昇する。
オン操作すると、その指令出力端のレベルが電圧
VHによる高レベルからアース電位に等しい低レ
ベルになる。この低レベルによつてＵ／Ｄカウン
タ７がアツプカウント状態となると共にNAND
回路８の出力レベルが高レベルとなり、クロツク
パルス発生器９からクロツクパルスがAND回路
１０を介してＵ／Ｄカウンタ７に供給される。
Ｕ／Ｄカウンタ７は供給されるクロツクパルスを
アツプ計数しその計数値を表わすデイジタル信号
を選択回路１５に供給する。このとき、フリツプ
フロツプ１４の出力端Ｑから選択回路１５に供給
されるレベルが低レベルならば、Ｕ／Ｄカウンタ
７からのデイジタル信号は選択回路１５を介して
Ｄ／Ａ変換器２０に供給される。Ｄ／Ａ変換器２
０はデイジタル信号が表わす数値に応じた電圧を
をVCA２１に供給し、その電圧レベルに応じて
VCA２１の利得が定まるのである。アツプ指令
スイツチ１のオン操作期間だけＵ／Ｄカウンタ７
はアツプ計数を継続しその計数値の増加に応じて
Ｄ／Ａ変換器２０の出力電圧が上昇してVCA２
１の利得が上昇する。
またダウン指令スイツチ２をオン操作すると、
ダウン指令スイツチ２から低レベル信号がＵ／Ｄ
カウンタ７に供給されるのでＵ／Ｄカウンタ７は
ダウンカウント状態となる。同時に、その低レベ
ル信号によつてNAND回路８から高レベル信号
がAND回路１０に供給されるのでクロツクパル
スがAND回路１０を介してＵ／Ｄカウンタ７に
供給される。Ｕ／Ｄカウンタ７はクロツクパルス
をダウン計数しその計数値を表わすデイジタル信
号を出力し、そのダウン計数はダウン指令スイツ
チ２のオン操作期間だけ継続される。Ｕ／Ｄカウ
ンタ７からデイジタル信号が選択回路１５を介し
てＤ／Ａ変換器２０に供給されると、Ｕ／Ｄカウ
ンタ７の計数値の減少に従つてＤ／Ａ変換器２０
の出力電圧が低下してVCA２１の利得が低下す
る。
ダウン指令スイツチ２から低レベル信号がＵ／Ｄ
カウンタ７に供給されるのでＵ／Ｄカウンタ７は
ダウンカウント状態となる。同時に、その低レベ
ル信号によつてNAND回路８から高レベル信号
がAND回路１０に供給されるのでクロツクパル
スがAND回路１０を介してＵ／Ｄカウンタ７に
供給される。Ｕ／Ｄカウンタ７はクロツクパルス
をダウン計数しその計数値を表わすデイジタル信
号を出力し、そのダウン計数はダウン指令スイツ
チ２のオン操作期間だけ継続される。Ｕ／Ｄカウ
ンタ７からデイジタル信号が選択回路１５を介し
てＤ／Ａ変換器２０に供給されると、Ｕ／Ｄカウ
ンタ７の計数値の減少に従つてＤ／Ａ変換器２０
の出力電圧が低下してVCA２１の利得が低下す
る。
次に、ATT指令スイツチ３をオン操作すると、
ATT指令スイツチ３から低レベル信号がフリツ
プフロツプ１４に供給され、フリツプフロツプ１
４の出力端Ｑのレベルが低レベルから高レベルに
反転し、ATT指令スイツチ３のオン操作を停止
しても高レベルが出力端Ｑから維持出力される。
この高レベルに応じて選択回路１５は減算器１２
から出力されるデイジタル信号をＤ／Ａ変換器２
０に中継供給する。減算器１２はＵ／Ｄカウンタ
７の計数値からVCA２１の利得20dB分に対応す
る所定値を減算した数値を表わすデイジタル信号
を出力するのでＤ／Ａ変換器２０の出力電圧は
Ｕ／Ｄカウンタ７の出力デイジタル信号が供給さ
れた場合に比べて所定電圧だけ低下する。よつ
て、VCA２１の利得も20dBだけ低下し、アツテ
ネータ作動状態となるのである。ATT指令スイ
ツチ３を再びオン操作すると、ATT指令スイツ
チ３から低レベル信号がフリツプフロツプ１４に
供給され、フリツプフロツプ１４の出力端Ｑのレ
ベルが高レベルから低レベルに反転する。よつ
て、選択回路１５はＵ／Ｄカウンタ７から出力さ
れるデイジタル信号をＤ／Ａ変換器２０に供給す
るのでVCA２１の利得も20dBだけ上昇して元に
戻りアツテネータ不作動状態となる。
ATT指令スイツチ３から低レベル信号がフリツ
プフロツプ１４に供給され、フリツプフロツプ１
４の出力端Ｑのレベルが低レベルから高レベルに
反転し、ATT指令スイツチ３のオン操作を停止
しても高レベルが出力端Ｑから維持出力される。
この高レベルに応じて選択回路１５は減算器１２
から出力されるデイジタル信号をＤ／Ａ変換器２
０に中継供給する。減算器１２はＵ／Ｄカウンタ
７の計数値からVCA２１の利得20dB分に対応す
る所定値を減算した数値を表わすデイジタル信号
を出力するのでＤ／Ａ変換器２０の出力電圧は
Ｕ／Ｄカウンタ７の出力デイジタル信号が供給さ
れた場合に比べて所定電圧だけ低下する。よつ
て、VCA２１の利得も20dBだけ低下し、アツテ
ネータ作動状態となるのである。ATT指令スイ
ツチ３を再びオン操作すると、ATT指令スイツ
チ３から低レベル信号がフリツプフロツプ１４に
供給され、フリツプフロツプ１４の出力端Ｑのレ
ベルが高レベルから低レベルに反転する。よつ
て、選択回路１５はＵ／Ｄカウンタ７から出力さ
れるデイジタル信号をＤ／Ａ変換器２０に供給す
るのでVCA２１の利得も20dBだけ上昇して元に
戻りアツテネータ不作動状態となる。
かかる従来の可変利得増幅装置においては、ア
ツテネータ作動時にアツプ指令スイツチ１をオン
操作すると、VCA２１の利得が上昇してアツテ
ネータ作動開始直前の利得レベルを越えることも
生ずるので音響出力装置の音量調整のために用い
た場合、アツテネータ作動時でも音響出力からは
アツテネータ作動時であるか否かの判断がユーザ
には不可能となることがある。また単一のATT
指令スイツチ３でアツテネータ作動指令及びアツ
テネータ作動停止指令が発生されるのでアツテネ
ータ作動時にも拘らずアツテネータ不作動時と思
い込んでアツテネータを作動させようとして
ATT指令スイツチ３を操作すると、アツテネー
タ作動停止指令により却つてVCA２１の利得が
上昇して予期しない大音響が出力されることがあ
つた。
ツテネータ作動時にアツプ指令スイツチ１をオン
操作すると、VCA２１の利得が上昇してアツテ
ネータ作動開始直前の利得レベルを越えることも
生ずるので音響出力装置の音量調整のために用い
た場合、アツテネータ作動時でも音響出力からは
アツテネータ作動時であるか否かの判断がユーザ
には不可能となることがある。また単一のATT
指令スイツチ３でアツテネータ作動指令及びアツ
テネータ作動停止指令が発生されるのでアツテネ
ータ作動時にも拘らずアツテネータ不作動時と思
い込んでアツテネータを作動させようとして
ATT指令スイツチ３を操作すると、アツテネー
タ作動停止指令により却つてVCA２１の利得が
上昇して予期しない大音響が出力されることがあ
つた。
考案の概要
そこで、本考案の目的はアツテネータ作動時に
アツテネータ不作動時と勘違いして誤操作しても
大音響を出力する等の不具合を回避し得る可変利
得増幅装置を提供することである。
アツテネータ不作動時と勘違いして誤操作しても
大音響を出力する等の不具合を回避し得る可変利
得増幅装置を提供することである。
本考案の可変利得増幅装置は利得上昇指令に応
じてアツプ計数し利得低下指令に応じてダウン計
数するカウンタ手段と、該カウンタ手段の計数値
を示す第１計数信号を出力しアツテネータ作動指
令に応じて第１計数信号の出力を停止してカウン
タ手段の計数値から所定値だけ減じた値を示す第
２計数信号を出力する切換手段と、該切換手段の
出力信号に応じた利得を得る増幅手段とからなる
可変利得増幅装置であり、切換手段が第２計数信
号の出力時における利得上昇指令又は利得低下指
令に応じて第２計数信号の出力を停止して第１計
数信号を出力することを特徴としている。
じてアツプ計数し利得低下指令に応じてダウン計
数するカウンタ手段と、該カウンタ手段の計数値
を示す第１計数信号を出力しアツテネータ作動指
令に応じて第１計数信号の出力を停止してカウン
タ手段の計数値から所定値だけ減じた値を示す第
２計数信号を出力する切換手段と、該切換手段の
出力信号に応じた利得を得る増幅手段とからなる
可変利得増幅装置であり、切換手段が第２計数信
号の出力時における利得上昇指令又は利得低下指
令に応じて第２計数信号の出力を停止して第１計
数信号を出力することを特徴としている。
実施例
以下、本考案の実施例を第２図を参照しつつ説
明する。
明する。
第２図に示した本考案による可変利得増幅装置
においては、第１図に示した装置と同一部分は同
一符号により示されており、アツプ指令スイツチ
１及びダウン指令スイツチ２の各出力レベルの論
理積を採るAND回路２３が設けられている。
AND回路２３の出力端はフリツプフロツプ１４
のリセツト端CLに接続され、フリツプフロツプ
１４の入力端Ｊ，Ｋのみに電圧VHが抵抗１１を
介して供給される。本考案による可変利得増幅装
置のその他の構成は第１図の装置と同様である。
においては、第１図に示した装置と同一部分は同
一符号により示されており、アツプ指令スイツチ
１及びダウン指令スイツチ２の各出力レベルの論
理積を採るAND回路２３が設けられている。
AND回路２３の出力端はフリツプフロツプ１４
のリセツト端CLに接続され、フリツプフロツプ
１４の入力端Ｊ，Ｋのみに電圧VHが抵抗１１を
介して供給される。本考案による可変利得増幅装
置のその他の構成は第１図の装置と同様である。
かかる構成の本考案による可変利得増幅装置に
おいては、アツテネータ作動時にはフリツプフロ
ツプ１４の出力端Ｑから高レベル信号が選択回路
１５に供給されて選択回路１５によつて減算器１
２の出力信号がＤ／Ａ変換器２０に中継供給され
る。このアツテネータ作動時にアツプ指令スイツ
チ１をオン操作すると、アツプ指令スイツチ１の
指令出力端のレベルが低レベルとなり、その低レ
ベルに応じてＵ／Ｄカウンタ７がクロツクパルス
をアツプ計数する。ここまでの動作は第１図に示
した従来装置と同様である。
おいては、アツテネータ作動時にはフリツプフロ
ツプ１４の出力端Ｑから高レベル信号が選択回路
１５に供給されて選択回路１５によつて減算器１
２の出力信号がＤ／Ａ変換器２０に中継供給され
る。このアツテネータ作動時にアツプ指令スイツ
チ１をオン操作すると、アツプ指令スイツチ１の
指令出力端のレベルが低レベルとなり、その低レ
ベルに応じてＵ／Ｄカウンタ７がクロツクパルス
をアツプ計数する。ここまでの動作は第１図に示
した従来装置と同様である。
一方、アツプ指令スイツチ１の指令出力端から
の低レベル信号に応じてAND回路２３の出力レ
ベルが高レベルから低レベルに反転し、この低レ
ベルによつてフリツプフロツプ１４がリセツトさ
れその出力端Ｑのレベルが低レベルとなる。フリ
ツプフロツプ１４の出力端Ｑからの低レベル信号
に応じて選択回路１５はＵ／Ｄカウンタ７の出力
信号をＤ／Ａ変換器２０に中継供給し、減算器１
２の出力信号のＤ／Ａ変換器２０への中継を停止
する。よつて、アツテネータ作動状態が解除さ
れ、アツプ指令スイツチ１の操作に応じてVCA
２１の利得が増大する。すなわち、ATT指令ス
イツチ３をオン操作することなくアツテネータ不
作動状態に復帰するのである。
の低レベル信号に応じてAND回路２３の出力レ
ベルが高レベルから低レベルに反転し、この低レ
ベルによつてフリツプフロツプ１４がリセツトさ
れその出力端Ｑのレベルが低レベルとなる。フリ
ツプフロツプ１４の出力端Ｑからの低レベル信号
に応じて選択回路１５はＵ／Ｄカウンタ７の出力
信号をＤ／Ａ変換器２０に中継供給し、減算器１
２の出力信号のＤ／Ａ変換器２０への中継を停止
する。よつて、アツテネータ作動状態が解除さ
れ、アツプ指令スイツチ１の操作に応じてVCA
２１の利得が増大する。すなわち、ATT指令ス
イツチ３をオン操作することなくアツテネータ不
作動状態に復帰するのである。
またアツテネータ作動時にダウン指令スイツチ
１をオン操作しても上記と同様の動作によりアツ
テネータ作動状態が解除されるのである。
１をオン操作しても上記と同様の動作によりアツ
テネータ作動状態が解除されるのである。
かかる本考案による可変利得増幅装置のその他
の動作は第１図の装置の動作と同様であるのでこ
こでの説明は省略する。
の動作は第１図の装置の動作と同様であるのでこ
こでの説明は省略する。
第３図はかかる本考案による可変利得増幅装置
のＵ／Ｄカウンタ７、減算器１２、信号発生器１
３、フリツプフロツプ１４及び選択回路１５等を
マイクロコンピユータに置き換えた場合のマイク
ロコンピユータの動作手順をフロー図によつて示
している。本手順においては、先ず、ボリユーム
カウンタの計数値VRCを初期値に、またフラグ
F1，F2を“０”に各々セツトすることにより初
期設定（イニシヤライズ）が行なわれる（ステツ
プ５１）。フラグF1はアツテネータ作動状態を表
わすためのフラグであり、フラグF2はATT指令
スイツチ３のオン後に一且オフになつたことを表
わすためのフラグである。次いで、アツプ指令ス
イツチ１、ダウン指令スイツチ２及びATT指令
スイツチ３のオンオフがその各出力レベルによつ
て読み込まれる（ステツプ５２）。そして、アツ
プ指令スイツチ１がオンか否かが判別され（ステ
ツプ５３）、アツプ指令スイツチ１がオンならば、
ボリユームカウンタの計数値VRCが所定値Ａだ
けアツプ計数される（ステツプ５４）。その後、
フラグF2に“０”がセツトされ（ステツプ５５）
またフラグF1に“０”がセツトされ（ステツプ
５６）、出力値VROが計数値VRCに等しくされ
（ステツプ５７）、新たに出力値VROがＤ／Ａ変
換器２０に供給される（ステツプ５８）。こうし
て再びステツプ５２が実行される。一方、ステツ
プ５３において、アツプ指令スイツチ１がオフな
らば、ダウン指令スイツチ２がオンか否かが判別
される（ステツプ５９）。ダウン指令スイツチ２
がオンならば、ボリユームカウンタの計数値
VRCが所定値Ａだけダウン計数され（ステツプ
６０）、そしてステツプ５５が実行される。ダウ
ン指令スイツチ２がオフならば、ATT指令スイ
ツチ３がオンか否かが判別される（ステツプ６
１）。ATT指令スイツチ３がオフならば、フラグ
F2が“０”にセツトされ（ステツプ６２）、ステ
ツプ５２が実行される。ATT指令スイツチ３が
オンならば、フラグF1が“１”に等しいか否か
の判別、すなわち既にアツテネータ作動状態にあ
るか否かの判別が行なわれる（ステツプ６３）。
F1＝０ならば、今までアツテネータ不作動状態
にあつたとされてフラグF1，F2に“１”が各々
セツトされ（ステツプ６４）、そして計数値VRC
からVCA２１の利得で20dB分に対応する所定値
Ｂが減算されてその減算結果値に出力値VROが
等しくされる（ステツプ６５）。その後、ステツ
プ５８が実行されてアツテネータ作動状態とな
る。ステツプ６３においてF1＝１ならば、既に
アツテネータ作動状態であるのでフラグF2が
“０”に等しいか否かの判別、すなわちATT指令
スイツチ３がオン後、一旦オフとなつてからオン
となつたか否かの判別が行なわれる（ステツプ６
６）。F2＝１ならば、ステツプ６４を実行時から
ATT指令スイツチ３のオン状態が継続している
とされてステツプ６５が実行されアツテネータ作
動状態が継続される。F2＝０ならば、ATT指令
スイツチ３が一旦オフとなつた後にアツテネータ
作動状態の解除のためにATT指令スイツチ３が
再びオンされたとされ、ステツプ５６が実行され
てアツテネータ不作動状態となる。
のＵ／Ｄカウンタ７、減算器１２、信号発生器１
３、フリツプフロツプ１４及び選択回路１５等を
マイクロコンピユータに置き換えた場合のマイク
ロコンピユータの動作手順をフロー図によつて示
している。本手順においては、先ず、ボリユーム
カウンタの計数値VRCを初期値に、またフラグ
F1，F2を“０”に各々セツトすることにより初
期設定（イニシヤライズ）が行なわれる（ステツ
プ５１）。フラグF1はアツテネータ作動状態を表
わすためのフラグであり、フラグF2はATT指令
スイツチ３のオン後に一且オフになつたことを表
わすためのフラグである。次いで、アツプ指令ス
イツチ１、ダウン指令スイツチ２及びATT指令
スイツチ３のオンオフがその各出力レベルによつ
て読み込まれる（ステツプ５２）。そして、アツ
プ指令スイツチ１がオンか否かが判別され（ステ
ツプ５３）、アツプ指令スイツチ１がオンならば、
ボリユームカウンタの計数値VRCが所定値Ａだ
けアツプ計数される（ステツプ５４）。その後、
フラグF2に“０”がセツトされ（ステツプ５５）
またフラグF1に“０”がセツトされ（ステツプ
５６）、出力値VROが計数値VRCに等しくされ
（ステツプ５７）、新たに出力値VROがＤ／Ａ変
換器２０に供給される（ステツプ５８）。こうし
て再びステツプ５２が実行される。一方、ステツ
プ５３において、アツプ指令スイツチ１がオフな
らば、ダウン指令スイツチ２がオンか否かが判別
される（ステツプ５９）。ダウン指令スイツチ２
がオンならば、ボリユームカウンタの計数値
VRCが所定値Ａだけダウン計数され（ステツプ
６０）、そしてステツプ５５が実行される。ダウ
ン指令スイツチ２がオフならば、ATT指令スイ
ツチ３がオンか否かが判別される（ステツプ６
１）。ATT指令スイツチ３がオフならば、フラグ
F2が“０”にセツトされ（ステツプ６２）、ステ
ツプ５２が実行される。ATT指令スイツチ３が
オンならば、フラグF1が“１”に等しいか否か
の判別、すなわち既にアツテネータ作動状態にあ
るか否かの判別が行なわれる（ステツプ６３）。
F1＝０ならば、今までアツテネータ不作動状態
にあつたとされてフラグF1，F2に“１”が各々
セツトされ（ステツプ６４）、そして計数値VRC
からVCA２１の利得で20dB分に対応する所定値
Ｂが減算されてその減算結果値に出力値VROが
等しくされる（ステツプ６５）。その後、ステツ
プ５８が実行されてアツテネータ作動状態とな
る。ステツプ６３においてF1＝１ならば、既に
アツテネータ作動状態であるのでフラグF2が
“０”に等しいか否かの判別、すなわちATT指令
スイツチ３がオン後、一旦オフとなつてからオン
となつたか否かの判別が行なわれる（ステツプ６
６）。F2＝１ならば、ステツプ６４を実行時から
ATT指令スイツチ３のオン状態が継続している
とされてステツプ６５が実行されアツテネータ作
動状態が継続される。F2＝０ならば、ATT指令
スイツチ３が一旦オフとなつた後にアツテネータ
作動状態の解除のためにATT指令スイツチ３が
再びオンされたとされ、ステツプ５６が実行され
てアツテネータ不作動状態となる。
考案の効果
このように、本考案の可変利得増幅装置におい
ては、利得上昇指令又は利得低下指令に応じてア
ツテネータ作動状態を解除するのでアツテネータ
作動時における利得変化は生じない。よつて、ア
ツテネータ作動時にアツテネータ不作動時と勘違
いして誤操作することが防止される故に予期しな
い大音響の発生を回避することができるのであ
る。
ては、利得上昇指令又は利得低下指令に応じてア
ツテネータ作動状態を解除するのでアツテネータ
作動時における利得変化は生じない。よつて、ア
ツテネータ作動時にアツテネータ不作動時と勘違
いして誤操作することが防止される故に予期しな
い大音響の発生を回避することができるのであ
る。
第１図は可変利得増幅装置の従来例を示すブロ
ツク図、第２図は本考案の実施例を示すブロツク
図、第３図は本考案の他の実施例における動作を
示すフロー図である。 主要部分の符号の説明、１……アツプ指令スイ
ツチ、２……ダウン指令スイツチ、３……ATT
指令スイツチ、７……Ｕ／Ｄカウンタ、１２……
減算器、１３……信号発生器、１５……選択回
路、２１……VCA。
ツク図、第２図は本考案の実施例を示すブロツク
図、第３図は本考案の他の実施例における動作を
示すフロー図である。 主要部分の符号の説明、１……アツプ指令スイ
ツチ、２……ダウン指令スイツチ、３……ATT
指令スイツチ、７……Ｕ／Ｄカウンタ、１２……
減算器、１３……信号発生器、１５……選択回
路、２１……VCA。
Claims (1)
- 利得上昇指令に応じてアツプ計数し利得低下指
令に応じてダウン計数するカウンタ手段と、前記
カウンタ手段の計数値を示す第１計数信号を出力
しアツテネータ作動指令に応じて前記第１計数信
号の出力を停止して前記カウンタ手段の計数値か
ら所定値だけ減じた値を示す第２計数信号を出力
する切換手段と、前記切換手段の出力信号に応じ
た利得を得る増幅手段とからなる可変利得増幅装
置であつて、前記切換手段は前記第２計数信号の
出力時における前記利得上昇指令又は利得低下指
令に応じて前記第２計数信号の出力を停止して前
記第１計数信号を出力することを特徴とする可変
利得増幅装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1984161389U JPH0311937Y2 (ja) | 1984-10-25 | 1984-10-25 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1984161389U JPH0311937Y2 (ja) | 1984-10-25 | 1984-10-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6175626U JPS6175626U (ja) | 1986-05-21 |
| JPH0311937Y2 true JPH0311937Y2 (ja) | 1991-03-22 |
Family
ID=30719297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1984161389U Expired JPH0311937Y2 (ja) | 1984-10-25 | 1984-10-25 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0311937Y2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5888910A (ja) * | 1981-11-20 | 1983-05-27 | Nippon Gakki Seizo Kk | 音量調整回路 |
-
1984
- 1984-10-25 JP JP1984161389U patent/JPH0311937Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6175626U (ja) | 1986-05-21 |
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