JPH0311952Y2 - - Google Patents

Description

【考案の詳細な説明】 本考案は、例えば周波数−電圧変換器等に用い
る定パルス幅信号の発生器に関する。

この種のものには積分器と単安定マルチバイブ
レータとを組合せたものがあるが、安定性に問題
があり、それに代る方式として第１図に示すよう
なデイジタル方式のものが提案されており、先
ず、それについて簡単に説明する。

第１図およびその各回路の出力波形を示す第２
図において、１は定パルス幅をもつ信号に変換し
ようとする入力信号ｆの入力端、２はその導入さ
れた入力信号ｆを基準時間パルス発生器３から送
出される十分に高い周波数の基準時間パルスＦと
同期させ、入力信号ｆの周期ごとに微小幅の周期
パルスａを発生させる波形整形回路、４はその周
期パルスａがセツト端に、後記のカウンタ６の出
力ｄがリセツト端に導入されるフリツプフロツプ
回路、５はそのＱ出力ｂと前期基準時間パルス発
生器３の基準時間パルスＦが導入されるアンドゲ
ート回路、６はそのアンドゲート５の出力ｃが計
数入力端に導入されると共に、前記周期パルスａ
がリセツト端に導入されるカウンタであり、その
計数値が所定数Ｎに達した際に出力ｄを送出す
る。そして、７は前記フリツプフロツプ回路４の
Ｑ出力f′の取出端である。

以上のものにおいて、いま、各回路素子の応答
遅れを無視してその作用を説明すると、入力信号
ｆは、その導入後、最初に到来する基準時間パル
スと同期させた周期パルスａに変換され、それに
よりフリツプフロツプ回路４がセツトされ、その
Ｑ出力ｂによりアンドゲート５が開かれ、基準時
間パルスＦがカウンタ６に導入され、その計数が
行われる。そして、その計数値が所定数Ｎに達す
ると、その出力ｄによりフリツプフロツプ回路４
がリセツトされ、以下、次の周期パルスａが到来
するごとに上記と同様の動作が繰返されることに
なる。したがつて、フリツプフロツプ回路４がセ
ツトされてからリセツトされるまでの時間は、基
準時間パルスＦの周期をＴとおくと、NTとな
り、このNTに対応する時間幅を有するフリツプ
フロツプ回路４の出力f′を取出すことにより入
力信号ｆの周期ごとにNTの時間幅をもつ信号が
得られることになる。

ところが、実際には、各回路素子の応答遅れは
避けられず、フリツプフロツプ回路４では、周期
パルスａの導入後、そのＱ出力ｂの立上りが遅
れ、第２図ｂに示すような時定数t_rbをもつて立
上る。したがつて、そのt_rb経過後にカウンタ６
への基準時間パルスＦの導入が開始され、その計
数値がＮ（以下、Ｎを10とした場合を説明する）
に達した際、カウンタ６から出力ｄが送出され
る。しかし、このカウンタ６にも応答遅れが避け
られず、計数値が10に達した際、その出力ｄは時
定数t_rdをもつて立上る。そして、そのt_rd経過し
た時点においてフリツプフロツプ回路４のリセツ
トが行われることになるが、フリツプフロツプ回
路４の応答遅れによりその出力f′も時定数t_fbを
もつて立下ることになる。この結果、誤差（t_rd
＋t_fb−t_rb）が生じてしまうことになり、例えば、
通常のCMOSではこのt_rb，t_fbは200nsec、t_rdは
2μsec内外あるため、Ｆを1MHz、Ｎを10として
10μsecの定パルス幅を作る場合、実際には12μsec
のパルス幅となつてしまう。

ところで、この応答遅れを検討するのに、回路
の種類が異つた場合に応答遅れに差異が生じるの
であり、同種類のものでは同じとみなせる。とす
れば、定パルス幅の立上り、立下りのタイミング
を同種の回路から得て応答遅れを相殺させればよ
いことになる。

本考案は、上記検討の結果に基づき、回路の応
答遅れを補償した定パルス幅信号発生器を提供し
ようとするものであり、入力信号の周期ごとに、
その周波数より十分高い周波数を有する基準時間
パルスと同期させた同期パルス信号を発生させる
波形整形回路と、その周期パルス信号がリセツト
端に、基準時間パルスが計数入力端に導入され、
基準時間パルスのｎカウントごとに周期的に変化
する計数出力を発生する１／ｎカウンタ（但し、
ｎは整数）と、前期周期パルスがリセツト端に、
計数出力がクロツク端に導入されると共に、Ｄセ
ツト端を常時高レベルに保持させた第１のフリツ
プフロツプ回路と、そのＱ出力がＤセツト端に、
前記計数出力がクロツク端、前期周期パルスがリ
セツト端にそれぞれ導入される第２のフリツプフ
ロツプ回路と、第１のフリツプフロツプ回路のＱ
出力と第２のフリツプフロツプ回路の出力とが
導入されるアンドゲート回路とにより、周期パル
スの到来ごとに１／ｎカウンタをリセツトして基
準時間パルスのｎ個ごとに立上り、立下る周期的
な計数出力を発生させ、その最初の立上りで第１
のフリツプフロツプ回路のＱ出力を立上らせ、計
数出力の次の立上りにより第２のフリツプフロツ
プ回路の出力を立下らせ、そのＱ出力と出力
とのアンド出力が得られ、その結果、１／ｎカウ
ンタの立上りの遅れが相殺されるようにしたもの
である。

以来、本考案の実施例につき詳細に説明する。

第３図およびその各回路の出力波形を示す第４
図において、前記第１図と同番号を付した入力信
号ｆの入力端１、基準時間パルスＦの発生器３、
入力信号ｆの周期ごとに基準時間パルスＦと同期
させた周期パルスａを発生させる波形整形回路２
は第１図と同様のものであり、同様に結線されて
いる。８は１／ｎカウンタであり、その計数入力
端は基準時間パルス発生器３の出力端と結線さ
れ、リセツト端は波形整形回路２の出力端と結線
されている。９，１１は第１，第２のフリツプフ
ロツプ回路（以下、第１のFF９第２のFF１１と
略称する）である。第１のFF９はそのＤセツト
端が常時高レベルに保持され、そのクロツク端が
１／ｎカウンタ８の出力端と結線され、そのリセ
ツト端が波形整形回路２の出力端と結線されてい
る。第２のFF１１は、そのＤセツト端が第１の
FF９のＱ出力端と結線され、クロツク端が１／
ｎカウンタ８の出力端と結線され、リセツト端が
波形整形回路２の出力端と結線されている。そし
て、第１のFF９のＱ出力端と第２のFF１１の
出力端は、アンドゲート回路１２の入力端とそれ
ぞれ結線され、アンドゲート回路１２の出力端
は、信号取出端１３と結線されている。

以上のものにおいては、波形整形回路２から周
期パルスａが送出されると、１／ｎカウンタ８、
第１，第２のFF９，１１はそれぞれリセツトさ
れ、その結果、１／ｎカウンタ８の計数出力、第
１のFF９のＱ出力はそれぞれ低レベルに、第２
のFF１１の出力は高レベルになる。この状態
から１／ｎカウンタ８は基準時間パルスの計数を
開始し、ｎ個計数後その計数出力を立上らせ、続
いて、さらにｎ個、計数後計数出力を立下らせ、
以下ｎ個計数ごとに立上り、立下りを繰返す計数
出力イを発生させる。このとき、当然１／ｎカウ
ンタ８の計数後に発生させられる計数出力の立上
り、立下りには遅れが生じることは避けられず、
この計数出力は応答遅れt_rイをもつが、その計数
出力イの立上りから次の立上りまでは、正確に基
準時間パルスＦの2n個の周期の和に相当したも
のとなる。すなわち、いま、ｎを５とした場合を
考え、基準時間パルスＦの周期をＴとおくと、カ
ウンタ８が５パルス計数した際、すなわち、時間
5T後に計数出力は遅れt_rイをもつて立上り始め、
10T経過後立下り始め、さらに15T経過後再び立
上り始めるのであり、その立上りから立上りまで
の繰返し周期は、常に10Tとなる。第１のFF９
は、この計数出力イの最初の立上り、すなわち、
基準時間パルスＦを１／ｎカウンタ８が計数後、
さらに応答遅れt_rイを経過後にそのＱ出力が立上
らされることになり、その場合にも第１のFF９
自体の応答遅れt_rロをもつて立上ることになる。
そのＱ出力により第２のFF１１のＤセツト端は
高レベルにされ、次の計数出力イの立上り信号が
導入された際に、その出力が立下り始め、その
立下りも第２のFF１１の応答遅れt_fハをもつて立
下ることになる。したがつて、その第１のFF９
のＱ出力と第２のFF１１の出力とのアンド出
力ニは、そのＱ出力と同じ立上り波形を有し、そ
の出力と同じ立下り波形を有する出力となる。

したがつて、この出力ニの時間幅は、その始点
が前記計数出力イの立上り開始時から計数出力イ
の応答遅れt_rイと第１のFF９のＱ出力ロの応答
遅れt_rロの和だけ遅れ、その終点が次の計数出力
イの立上り開始時から計数出力イの応答遅れt_rイ
と第２のFF１１の出力の応答遅れt_fハの和だけ
遅れたものとなり、結局、計数出力イの応答遅れ
t_rイが相殺され、その時間幅は、｛10T＋（t_fハ−
t_rロ）｝となる。しかして、第１，第２のFF９，
１１の応答遅れt_rロとt_fハは極めて近似した値で
あり、したがつて、その誤差（t_fハ−t_rロ）は無
視し得ることになる。尚、上記は時間幅を10Tと
した場合を例示したが、ｎまたは基準時間パルス
の周波数を変えることにより任意の長さの時間幅
信号が得られる。

以上のとおりであり、本考案は、１／ｎカウン
タにより基準時間パルスを計数してそのｎ個計数
ごとに周期的出力を発生させ、その二つの立上り
を用いて定パルス幅信号を形成するので、回路の
応答遅れが自動的に補償され、正確な時間幅信号
が発生できる。

【図面の簡単な説明】

第１図は従来のもののブロツク線図、第２図は
その波形説明図、第３図は本考案の実施例を示す
ブロツク線図、第４図はその波形説明図である。 １：入力端、２：波形整形回路、３：基準時間
パルス発生器、８：１／ｎカウンタ、９，１１：
フリツプフロツプ回路、１２：アンドゲート回
路、１３：出力取出端。

Claims (1)

【実用新案登録請求の範囲】
1. 入力信号の周期ごとに、その周波数より十分高
   い周波数を有する基準時間パルスと同期させた周
   期パルス信号を発生させる波形整形回路と、その
   周期パルス信号がリセツト端に、基準時間パルス
   が計数入力端に導入され、基準時間パルスのｎカ
   ウントごとに周期的に変化する計数出力を発生す
   る１／ｎカウンタ（ｎは所定の整数）と、前記周
   期パルスがリセツト端に、計数出力がクロツク端
   に導入されると共に、Ｄセツト端を常時高レベル
   に保持させた第１のフリツプフロツプ回路と、そ
   のＱ出力がＤセツト端に、前記計数出力がクロツ
   ク端に、前記周期パルスがリセツト端にそれぞれ
   導入される第２のフリツプフロツプ回路と、第１
   のフリツプフロツプ回路のＱ出力と第２のフリツ
   プフロツプ回路の出力とが導入されるアンドゲ
   ート回路とからなるところの定パルス幅信号発生
   器。