JPH0523628B2 - - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、デジタル信号の周波数を弁別するこ
とのできる周期比較回路に関するものである。

従来の技術 周波数の弁別を行なう方法としては、従来から
信号を周波数の変化に伴なつて出力振幅が変化す
るいわゆる周波数弁別器が用いられてきた。しか
し、周波数が数Hz程度のごく低周波の領域におい
ては上記のような周波数弁別器は実現困難であ
り、一般に周波数の逆数である周期を比較するこ
とが行なわれている。即ち、基準となる周期と入
力信号の周期とを比較することにより入力信号の
周波数を弁別するものである。

このような従来例としては、第５図のようなも
のがある（「トランジスタ技術」第21巻第11号別
冊付録PP.42−43）。図面を参照しながら従来例
の動作を説明する。第５図において、１は再トリ
ガ可能な単安定マルチバイブレータであり、その
出力パルス幅は抵抗３及びコンデンサ４によつて
設定される。２はＤタイプフリツプフロツプであ
る。入力信号の立上りエツジにおいて単安定マル
チバイブレータ１はトリガされ、そのＱ出力はハ
イレベルとなる。入力信号の周期が単安定マルチ
バイブレータ１の出力パルス幅よりも小さい時
は、単安定マルチバイブレータ１は再トリガされ
続けるのでそのＱ出力はハイレベルのままであ
る。Ｄタイプフリツプフロツプ２はクロツク入力
端子に入力信号が印加されており、入力信号の立
上りエツジにおいてデータ入力端子のレベルを読
み込み、そのＱ出力に読み込んだデータ入力端子
レベルを出力する。このため、単安定マルチバイ
ブレータ１が再トリガされて、その出力がハイレ
ベルのままである状態では、Ｄタイプフリツプフ
ロツプ２の出力Ｑはハイレベルとなる。

一方、入力信号の周期が単安定マルチバイブレ
ータ１の出力パルス幅よりも大きい時は、単安定
マルチバイブレータ１のＱ出力はローレベルとな
る期間が生ずる。この期間においてＤタイプフリ
ツプフロツプ２はデータ入力端子よりレベルを読
み込むので、そのＱ出力はローレベルとなる。

発明が解決しようとする問題点 上記のような構成においては、入力信号の周期
が比較しようとしている周期（即ち、単安定マル
チバイブレータ１の出力パルス幅）と同程度か、
もしくは短かい場合は、入力信号の周期が変化し
てからＤタイプフリツプフロツプ１のデータ入力
端子からのデータの読み込みまでの時間（即ち遅
延時間）は長くても単安定マルチバイブレータ１
の出力パルス幅の２倍と同程度かもしくはそれよ
り短かいので問題はない。

しかしながら、入力信号の周期が比較すべき周
期に比べて大きい時は、周期比較出力が更新され
るまでの遅延時間が入力信号の周期に比例して長
くなつてしまう。第６図は、最大遅延時間と入力
信号の周波数との関係を示している。図におい
て、T₀は比較すべき周期であり、単安定マルチ
バイブレータ１の出力パルス幅である。入力信号
の周期がT₀の時の遅延時間は入力信号の周期が
変化する時の位相によつて若干異なる訳である
が、その最小値はT₀であり最大値は2T₀となる。
図に示した様に、入力信号の周期がT₀よりも小
さい時に周期比較出力はハイレベルになつてい
て、ある瞬間に例えばその周期が10T₀に変化し
た場合を考えると、その時から最大20T₀の遅延
時間が経過して初めて周期比較出力は更新されて
ローレベルになることがわかる。

この様に、入力信号の周期が比較すべき周期に
比べて極めて小さくなる様な場合には、周期比較
出力が正規の出力を出力するまでに大きな遅延時
間を必要とするという問題がある。

本発明は、上記の問題点を解決して、周期比較
における遅延時間が比較すべき周期の２倍よりも
大きくならない様な周期比較回路を提供すること
を目的とするものである。

問題点を解決するための手段 本発明は、上記問題点を解決するために、比較
すべき周期と同一の出力パルス幅を有し、かつ入
力信号によりトリガされた後で出力パルスが終了
する以前に再トリガされるとその時点から新たに
設定された出力パルス幅のパルスを出力するパル
ス発生回路を設け、そのトリガ入力端子とデータ
をラツチすることのできるフリツプフロツプのク
ロツク入力端子とに周期比較すべき入力信号を印
加しする。そしてこのパルス発生回路の出力信号
をフリツプフロツプのデータ入力端子に印加する
とともに、その出力信号の出力パルスの終了時点
に同期して微小パルス幅のパルスを出力し、これ
をフリツプフロツプのリセツト端子に印加し、そ
のフリツプフロツプの出力を比較出力として出力
するという構成を備えたものである。

作 用 本発明は、上記の構成により、入力信号の周期
が比較すべき周期よりも小さい時の動作は従来例
で説明した場合と同様になり、パルス発生回路は
常に再トリガされているので、フリツプフロツプ
は入力信号の持つ周期でデータが更新されて、周
期比較回路としての遅延時間は大きくても入力信
号の周期の２倍までになる。

しかし、一方、入力信号の周期が比較すべき周
期よりも大きい時の動作は従来例の場合とは異な
り、パルス発生回路はもはや再トリガされず、そ
の出力パルスの終了時点に同期して微小パルス発
生回路が微小パルスを発生してフリツプフロツプ
をリセツトするので、この瞬間において周期比較
が完了する。故に、この場合の遅延時間は大きく
てもT₀の２倍までとなる。

実施例 以下、本発明の一実施例の周期比較回路につい
て、図面を参照しながら説明する。第１図は本発
明の第１の実施例における周期比較回路を示すも
のである。第１図において、ａ〜ｄは各ポイント
の電圧を表わす。図中１はパルス発生回路を構成
する再トリガ可能な単安定マルチバイブレータ
で、入力信号ａの立上りにおいてトリガされ、抵
抗３及びコンデンサ４で設定される出力パルス幅
のパルスｂを出力する。仮に出力パルスｂが終了
する以前に入力信号ａによつて再度トリガされる
と、単安定マルチバイブレータ１は設定されたパ
ルス幅をもつパルスをその時点から再度出力し始
めるので、ハイレベルのままになる。単安定マル
チバイブレータ１の出力はＤタイプフリツプフロ
ツプ２のデータ入力端子と第２の単安定マルチバ
イブレータ５に印加される。単安定マルチバイブ
レータ５は微小パルス発生回路を構成するもの
で、単安定マルチバイブレータ１の出力ｂの立下
りによつてトリガされ、抵抗６およびコンデンサ
ー７によつて設定される微小パルス幅のパルスｃ
を出力する。その出力ｃがハイレベルの時はＤタ
イプフリツプフロツプ２がリセツトされる。つま
り、単安定マルチバイブレータ５の出力ｃのパル
ス幅はリセツトに充分でかつ小さい方が望まし
い。Ｄタイプフリツプフロツプ２はクロツク入力
端子に入力信号ａが印加されており、入力信号ａ
の立上りにおいて入力信号ｂをデータ入力端子か
ら読み込み、出力端子から周期比較出力ｄを出力
する。

第２図は本実施例における主要部のタイングチ
ヤートである。入力信号ａの周期Ｔが比較すべき
周期、即ち単安定マルチバイブレータ１の出力パ
ルス幅T₀よりも小さい状況では、単安定マルチ
バイブレータ１が再トリガされており、その出力
ｂはハイレベルのままである。このため、単安定
マルチバイブレータ５はトリガされず、その出力
ｃはローレベルのままであり、Ｄタイプフリツプ
フロツプ２はリセツトされない。Ｄタイプフリツ
プフロツプ２は入力信号ａの立上りにおいて、単
安定マルチバイブレータ１の出力ｂをデータ入力
端子より読み込むので、周期比較出力をハイレベ
ルとして出力する。故に、周期比較出力の更新さ
れる周期は入力信号の周期に比例している。

一方、入力信号ａの周期Ｔが比較すべき周期
T₀よりも大きい状況では、単安定マルチバイブ
レータ１は再トリガれなくなり、出力パルスの終
了する立下りのエツジにおいて微小パルスが単安
定マルチバイブレータ５の出力ｃに生ずる。この
信号によつてＤタイプフリツプフロツプ２がリセ
ツトされるので周期比較出力ｄはローレベルとな
る。

第２図から判るように、入力信号ａの周期の変
わるタイングによつて、その変化から周期比較出
力が検色できるまでの遅延時間が変わるが、その
最大値は2T₀であり、Ｔの大きさに依らない。上
記のことから、本実施例における最大遅延時間と
入力信号との関係は第４図に示すようになる。

次に、本発明の第２の実施例について第３図を
参照しながら説明する。第２の実施例、概略第１
の実施例と同等の構成であるが、異なるところ
は、単安定マルチバイブレータ１のＱ出力を用い
ていることである。即ち、その出力パルスの終了
時点は立上り縁となるので、その出力は単安定マ
ルチバイブレータ５のＡトリガ入力に印加されて
おり、Ｄタイプフリツプフロツプ２のセツト入力
端に微小パルスを印加して、Ｄタイプフリツプフ
ロツプをセツトするようにしている。このため、
周期比較出力の論理値は第１の実施例とは異なる
が、もしも不都合であれば、Ｄタイプフリツプフ
ロツプのＱ出力を用いればよい。

発明の効果 以上のように、本発明によれば、再トリガ可能
なパルス発生回路の出力パルスの終了時点に同期
して微小パルスを出力し、その微小パルスによつ
てＤタイプフリツプフロツプをリセツトするよう
にしたことにより、周期比較回路の最大遅延時間
を大きくとも比較すべき周期の２倍までとするこ
とができ、応答速度の早い周期比較回路を実現す
ることができるものである。

【図面の簡単な説明】

第１図は本発明の第１の実施例における周期比
較出力の回路、第２図はその主要部におけるタイ
ミングチヤート、第３図は本発明の第２の実施例
における周期比較回路の回路図、第４図は本発明
における周期比較回路の周期比較に要する最大遅
延時間と入力信号の周波数との関係を示す特性
図、第５図は従来例における周期比較回路の回路
図、第６図は従来例における周期比較回路の周期
比較に要する最大遅延時間と入力信号の周波数
（周期の逆数）との関係を示す特性図である。 １……パルス発生回路（単安定マルチバイブレ
ータ）、２……Ｄタイプフリツプフロツプ、５…
…微小パルス発生回路（単安定マルチバイブレー
タ）。

Claims (1)

【特許請求の範囲】
1. １ 比較すべき周期と同一の出力パルス幅を有
   し、かつ入力信号によりトリガされた後で出力パ
   ルスが終了する以前に再トリガされるとその時点
   から新たに前記の設定された出力パルス幅のパル
   スを出力するパルス発生回路を設け、そのトリガ
   入力端子とデータをラツチすることのできるフリ
   ツプフロツプのクロツク入力端子とに周期比較す
   べき入力信号を印加し、前記パルス発生回路の出
   力信号を前記フリツプフロツプのデータ入力端子
   に印加するとともに前記パルス発生回路の出力信
   号の出力パルスの終了時点に同期して微小パルス
   幅のパルスを出力する微小パルス発生回路に印加
   し、この微小パルス発生回路の出力パルスを前記
   フリツプフロツプのリセツト端子に印加し、前記
   フリツプフロツプの出力信号を前記入力信号に対
   する周期比較出力信号として出力するようにした
   周期比較回路。