JPH03120693A - リフレッシュ制御回路 - Google Patents
リフレッシュ制御回路Info
- Publication number
- JPH03120693A JPH03120693A JP1260498A JP26049889A JPH03120693A JP H03120693 A JPH03120693 A JP H03120693A JP 1260498 A JP1260498 A JP 1260498A JP 26049889 A JP26049889 A JP 26049889A JP H03120693 A JPH03120693 A JP H03120693A
- Authority
- JP
- Japan
- Prior art keywords
- refresh
- address
- control circuit
- cpu
- access
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、メモリリフレッシュ制御回路、特に、ダイナ
ミックＲＡＭをロウアドレスにカウントすることによっ
てリフレッシュを行うＲＡＳオンリーリフレッシュ回路
を持つリフレッシュ制御方式に関する。
ミックＲＡＭをロウアドレスにカウントすることによっ
てリフレッシュを行うＲＡＳオンリーリフレッシュ回路
を持つリフレッシュ制御方式に関する。
従来、この種のリフレッシュ制御回路は、ダイナミック
ＲＡＭはアクセスを行なった後、−定時間経つと記憶し
ている内容が破壊されるため、毎回ロウアドレスを変更
しながら、一定時間（１６μｓ）毎にリフレッシュを行
なっていた。
ＲＡＭはアクセスを行なった後、−定時間経つと記憶し
ている内容が破壊されるため、毎回ロウアドレスを変更
しながら、一定時間（１６μｓ）毎にリフレッシュを行
なっていた。
上述した従来のリフレッシュ制御回路は、通常の読みだ
しまたは書き込みのメモリアクセス時に使用されるアド
レスとロウアドレスが共通なダイナミックＲＡＭ内のメ
モリセルは、このアクセスによりリフレッシュされるた
め、リフレッシュ周期中にリフレッシュという動作を行
う必要はないが、このアドレスを含め、一定時間毎に常
にリフレッシュを行なっているので、ＣＰＵ等、他の動
作ができなくなりバスの効率が低下するという欠点があ
る。
しまたは書き込みのメモリアクセス時に使用されるアド
レスとロウアドレスが共通なダイナミックＲＡＭ内のメ
モリセルは、このアクセスによりリフレッシュされるた
め、リフレッシュ周期中にリフレッシュという動作を行
う必要はないが、このアドレスを含め、一定時間毎に常
にリフレッシュを行なっているので、ＣＰＵ等、他の動
作ができなくなりバスの効率が低下するという欠点があ
る。
本発明のリフレッシュ制御回路は、通常のリフレッシュ
だけでなく読みだしまたは書き込みのメモリアクセスが
行われてもダイナミックＲＡＭ内のロウアドレスが共通
なメモリセルはリフレッシュされることを利用する。
だけでなく読みだしまたは書き込みのメモリアクセスが
行われてもダイナミックＲＡＭ内のロウアドレスが共通
なメモリセルはリフレッシュされることを利用する。
ＣＰＵからアクセスがあった時にはマルチプレクサによ
ってＣＰＵからのロウアドレスを使用し、アクセスのあ
ったことをリフレッシュレジスタに記憶する。リフレッ
シュ時にはマルチプレクサによってリフレッシュカウン
タからのリフレッシュアドレスを使用しリフレッシュレ
ジスタの内容を読みだし、ＣＰＵによるアドレスがあっ
たかどうかを判断してからリフレッシュを行う制御回路
を有する。
ってＣＰＵからのロウアドレスを使用し、アクセスのあ
ったことをリフレッシュレジスタに記憶する。リフレッ
シュ時にはマルチプレクサによってリフレッシュカウン
タからのリフレッシュアドレスを使用しリフレッシュレ
ジスタの内容を読みだし、ＣＰＵによるアドレスがあっ
たかどうかを判断してからリフレッシュを行う制御回路
を有する。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図に示すリフレッシュ制御回路の一使用例を示すブ
ロック図である。
第１図に示すリフレッシュ制御回路の一使用例を示すブ
ロック図である。
初期状態ではリフレッシュレジスタ３はリセットされて
いる。
いる。
Ｃ−、−ｐ−ｕ ６は読みだしまたは書き込みを行うと
き、ロウアドレス６−１とカラムアドレス６−２を出力
しアクセスを行う。このとき、ＣＰＵ６からのロウアド
レス６−１で選ばれるダイナミックＲＡＭ５内のメモリ
セルはリフレッシュされる。
き、ロウアドレス６−１とカラムアドレス６−２を出力
しアクセスを行う。このとき、ＣＰＵ６からのロウアド
レス６−１で選ばれるダイナミックＲＡＭ５内のメモリ
セルはリフレッシュされる。
マルチプレクサＡ２はロウアドレス６−１を選択し、制
御回路はマルチプレクサＡ２の出力に対応するリフレッ
シュレジスタ３にアクセスがあったことを示すフラグを
セットする。
御回路はマルチプレクサＡ２の出力に対応するリフレッ
シュレジスタ３にアクセスがあったことを示すフラグを
セットする。
リフレッシュ時には、リフレッシュカウンタ１は制御回
路４にリフレッシュリクエスト信号１−２をだし、リフ
レッシュアドレス１−１を出力しマルチプレクサＡ２は
リフレッシュカウンタ、１からのアドレスを選択する。
路４にリフレッシュリクエスト信号１−２をだし、リフ
レッシュアドレス１−１を出力しマルチプレクサＡ２は
リフレッシュカウンタ、１からのアドレスを選択する。
このとき、マルチプレクサＡ２で選ばれたリフレッシュ
アドレス１−１に対応するリフレッシュレジスタ３がら
フラグ３−１を出力し、そのアドレスと同じ値のロウア
ドレスでＣＰＵ６からのアクセスがあったかどうかを示
す。
アドレス１−１に対応するリフレッシュレジスタ３がら
フラグ３−１を出力し、そのアドレスと同じ値のロウア
ドレスでＣＰＵ６からのアクセスがあったかどうかを示
す。
フラグ３−１がセットされていればＣＰＵ６からのアク
セスがあったことを示してリフレッシュが不要なので制
御回路４はリフレッシュアドレスバッファ６を開けず°
リフレッシュを行わない。
セスがあったことを示してリフレッシュが不要なので制
御回路４はリフレッシュアドレスバッファ６を開けず°
リフレッシュを行わない。
その後、リフレッシュアクルッジ４−４を返しリフレッ
シュが終わったように見せかけリフレッシュカウンタ１
をカウントアツプする。
シュが終わったように見せかけリフレッシュカウンタ１
をカウントアツプする。
また、フラグ３−１がセットされていないときはＣＰＵ
６からのアクセスがなかったことを示しているのでリフ
レッシュアドレスバッファ６をイネ−、プルにしリフレ
ッシュを行う。
６からのアクセスがなかったことを示しているのでリフ
レッシュアドレスバッファ６をイネ−、プルにしリフレ
ッシュを行う。
その後、制御回路４はリフレッシュレジスタ３をリセッ
トする。
トする。
この様にしＣＰＵ６からアクセスがあった場合にはアク
セスされたロウアドレスと同じリフレッシュアドレスを
持つリフレッシュのときはリフレッシュを行わない。
セスされたロウアドレスと同じリフレッシュアドレスを
持つリフレッシュのときはリフレッシュを行わない。
以上説明したように本発明は、読みだしまたは書き込み
が行われた時のロウアドレス６−１に対応するリフレッ
シュレジスタ３にアクセスがあったかどうかを記憶して
おき、リフレッシュ時にリフレッシュレジスタ３の内容
を読みだし、その結果がセットされているときはリフレ
ッシュが終了したとみなすことにより、不要なリフレッ
シュサイクルをなくしバスの効率を上げる効果がある。
が行われた時のロウアドレス６−１に対応するリフレッ
シュレジスタ３にアクセスがあったかどうかを記憶して
おき、リフレッシュ時にリフレッシュレジスタ３の内容
を読みだし、その結果がセットされているときはリフレ
ッシュが終了したとみなすことにより、不要なリフレッ
シュサイクルをなくしバスの効率を上げる効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図に示すリフレッシュ制御回路の一使用例を示すブ
ロック図である。 １・・・リフレッシュカウンタ、２・・・マルチプレク
サＡ、３・・・リフレッシュレジスタ、４・・・制御回
路、５・・・リフレッシュアドレスバッファ、６・・・
システムを制御するＣＰＵ、７・・・アドレスマルチプ
レクサＢ、８・・・ダイナミックＲＡＭ、９・・・メモ
リコントロールローラ。
第１図に示すリフレッシュ制御回路の一使用例を示すブ
ロック図である。 １・・・リフレッシュカウンタ、２・・・マルチプレク
サＡ、３・・・リフレッシュレジスタ、４・・・制御回
路、５・・・リフレッシュアドレスバッファ、６・・・
システムを制御するＣＰＵ、７・・・アドレスマルチプ
レクサＢ、８・・・ダイナミックＲＡＭ、９・・・メモ
リコントロールローラ。
Claims (1)
- リフレッシュアドレスをカウントするリフレッシュカ
ウンタと、ＣＰＵからのロウアドレスと、リフレッシュ
カウンタからのアドレスを切り替えるマルチプレクサと
、アクセスのあつたことを記憶するリフレッシュレジス
タと、リフレッシュアドレスをアドレスバスに出力する
リフレッシュアドレスバッファと、各部を制御する制御
回路からなるリフレッシュ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1260498A JPH03120693A (ja) | 1989-10-04 | 1989-10-04 | リフレッシュ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1260498A JPH03120693A (ja) | 1989-10-04 | 1989-10-04 | リフレッシュ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03120693A true JPH03120693A (ja) | 1991-05-22 |
Family
ID=17348803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1260498A Pending JPH03120693A (ja) | 1989-10-04 | 1989-10-04 | リフレッシュ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03120693A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105936468A (zh) * | 2015-03-03 | 2016-09-14 | 东芝电梯株式会社 | 乘客输送机 |
-
1989
- 1989-10-04 JP JP1260498A patent/JPH03120693A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105936468A (zh) * | 2015-03-03 | 2016-09-14 | 东芝电梯株式会社 | 乘客输送机 |
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