JPH09312094A - リフレッシュ制御システム - Google Patents
リフレッシュ制御システムInfo
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- JPH09312094A JPH09312094A JP8128096A JP12809696A JPH09312094A JP H09312094 A JPH09312094 A JP H09312094A JP 8128096 A JP8128096 A JP 8128096A JP 12809696 A JP12809696 A JP 12809696A JP H09312094 A JPH09312094 A JP H09312094A
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- memory area
- memory
- refresh
- control means
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- 238000000034 method Methods 0.000 description 9
- 101100237844 Mus musculus Mmp19 gene Proteins 0.000 description 8
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- Dram (AREA)
Abstract
(57)【要約】
【課題】 デコーダがハード構成であるため回路規模が
大きくなること。 【解決手段】 ＣＰＵ２０からのメモリアクセスアドレ
スがメモリ領域コントロールレジスタ２に入力される
と、メモリ領域コントロールレジスタ２はプログラムに
従いそのアクセスアドレスが含まれるメモリ領域に対応
するデータビットを有効とする。同時にそのアクセスア
ドレスはリフレッシュコントロールレジスタ３にも入力
され、リフレッシュコントロールレジスタ３はプログラ
ムに従いそのアクセスアドレスが含まれるメモリ領域に
対応するデータビットをリフレッシュ可とする。メモリ
マネージャ４はメモリ領域コントロールレジスタ２及び
リフレッシュコントロールレジスタ３の内容を読み出
し、そのメモリ領域をリフレッシュするための制御信号
を出力する。
大きくなること。 【解決手段】 ＣＰＵ２０からのメモリアクセスアドレ
スがメモリ領域コントロールレジスタ２に入力される
と、メモリ領域コントロールレジスタ２はプログラムに
従いそのアクセスアドレスが含まれるメモリ領域に対応
するデータビットを有効とする。同時にそのアクセスア
ドレスはリフレッシュコントロールレジスタ３にも入力
され、リフレッシュコントロールレジスタ３はプログラ
ムに従いそのアクセスアドレスが含まれるメモリ領域に
対応するデータビットをリフレッシュ可とする。メモリ
マネージャ４はメモリ領域コントロールレジスタ２及び
リフレッシュコントロールレジスタ３の内容を読み出
し、そのメモリ領域をリフレッシュするための制御信号
を出力する。
Description
【０００１】
【発明の属する技術分野】本発明はリフレッシュ制御シ
ステムに関し、特にダイナミックランダムアクセスメモ
リ（以下、ＤＲＡＭという。）のリフレッシュ制御シス
テムに関する。
ステムに関し、特にダイナミックランダムアクセスメモ
リ（以下、ＤＲＡＭという。）のリフレッシュ制御シス
テムに関する。
【０００２】
【従来の技術】ＤＲＡＭにおいては、コンデンサに蓄え
た電荷が時間とともに減衰するため、一定時間ごとに再
生（リフレッシュ）する必要がある。そこで、ＤＲＡＭ
にはリフレッシュ制御回路が設けられている。
た電荷が時間とともに減衰するため、一定時間ごとに再
生（リフレッシュ）する必要がある。そこで、ＤＲＡＭ
にはリフレッシュ制御回路が設けられている。
【０００３】しかし、常時メモリの全領域をリフレッシ
ュするとすると消費電流が大きくなってしまう。
ュするとすると消費電流が大きくなってしまう。
【０００４】そこで、特開平３−６６０９２号公報にメ
モリアクセスが行われたメモリ領域に対してのみリフレ
ッシュを行う技術が開示されている。
モリアクセスが行われたメモリ領域に対してのみリフレ
ッシュを行う技術が開示されている。
【０００５】図５は従来のリフレッシュ制御システム
（特開平３−６６０９２号公報）の構成図である。
（特開平３−６６０９２号公報）の構成図である。
【０００６】同図において、アドレスデコーダ５１と、
データ保持手段Ｆ０〜ＦｎとからなるＲＡＳタイミング
制御部５２が、ＤＲＡＭの複数のメモリ領域Ｍ０〜Ｍｎ
のリフレッシュ制御を行う。
データ保持手段Ｆ０〜ＦｎとからなるＲＡＳタイミング
制御部５２が、ＤＲＡＭの複数のメモリ領域Ｍ０〜Ｍｎ
のリフレッシュ制御を行う。
【０００７】任意ビット数ｊのアドレス信号をアドレス
デコーダ５１でデコードすることにより、各メモリ領域
Ｍ０〜Ｍｎに対応する複数のデコード信号ＡＭ０〜ＡＭ
ｎを発生し、各信号ＡＭ０〜ＡＭｎをデータ保持手段Ｆ
０〜Ｆｎに保持するとともに、リフレッシュ周期に同期
したリフレッシュタイミング信号φに同期して、夫々の
信号ＡＭ０〜ＡＭｎをＲＡＳ（Ｒｏｗ Ａｄｄｒｅｓｓ
Ｓｔｒｏｂｅ）信号ＲＡＳ０〜ＲＡＳｎとして各メモ
リ領域Ｍ０〜Ｍｎに供給する。
デコーダ５１でデコードすることにより、各メモリ領域
Ｍ０〜Ｍｎに対応する複数のデコード信号ＡＭ０〜ＡＭ
ｎを発生し、各信号ＡＭ０〜ＡＭｎをデータ保持手段Ｆ
０〜Ｆｎに保持するとともに、リフレッシュ周期に同期
したリフレッシュタイミング信号φに同期して、夫々の
信号ＡＭ０〜ＡＭｎをＲＡＳ（Ｒｏｗ Ａｄｄｒｅｓｓ
Ｓｔｒｏｂｅ）信号ＲＡＳ０〜ＲＡＳｎとして各メモ
リ領域Ｍ０〜Ｍｎに供給する。
【０００８】そして、このリフレッシュ動作の周期に同
期して任意ビット数のリフレッシュアドレス信号を供給
することにより、ＲＡＳ信号ＲＡＳ０〜ＲＡＳｎと共同
してリフレッシュ動作を行う。
期して任意ビット数のリフレッシュアドレス信号を供給
することにより、ＲＡＳ信号ＲＡＳ０〜ＲＡＳｎと共同
してリフレッシュ動作を行う。
【０００９】そして、メモリアクセスされたメモリ領域
のデコード信号は、このメモリ領域に対応するデータ保
持手段には真の値として保持されることにより、実際の
処理に関係するメモリ領域だけがリフレッシュされるよ
う構成されている。
のデコード信号は、このメモリ領域に対応するデータ保
持手段には真の値として保持されることにより、実際の
処理に関係するメモリ領域だけがリフレッシュされるよ
う構成されている。
【００１０】
【発明が解決しようとする課題】しかし、従来のリフレ
ッシュ制御システムは、ＲＡＳタイミング制御部をハー
ドウエアで構成しているため、各メモリ領域Ｍ０〜Ｍｎ
に１対１で対応するデコード信号ＡＭ０〜ＡＭｎを発生
させるためには、デコード部（アドレスデコーダ５１）
の外付け回路規模が非常に大きくなってしまうという問
題があった。
ッシュ制御システムは、ＲＡＳタイミング制御部をハー
ドウエアで構成しているため、各メモリ領域Ｍ０〜Ｍｎ
に１対１で対応するデコード信号ＡＭ０〜ＡＭｎを発生
させるためには、デコード部（アドレスデコーダ５１）
の外付け回路規模が非常に大きくなってしまうという問
題があった。
【００１１】また、このデコード部の回路構成を簡略化
する（例えば、デコードするアドレスのビット数を少な
くする）と、ＣＰＵ（中央処理装置）がメモリ領域外の
領域をアクセスした場合に、完全にデコードすることが
できないため、メモリ領域をアクセスしない場合でも、
デコード信号ＡＭ０〜ＡＭｎが発生する場合があり、こ
の場合、リフレッシュ動作を完全に停止することができ
ないという問題もあった。
する（例えば、デコードするアドレスのビット数を少な
くする）と、ＣＰＵ（中央処理装置）がメモリ領域外の
領域をアクセスした場合に、完全にデコードすることが
できないため、メモリ領域をアクセスしない場合でも、
デコード信号ＡＭ０〜ＡＭｎが発生する場合があり、こ
の場合、リフレッシュ動作を完全に停止することができ
ないという問題もあった。
【００１２】逆に、このハードウエアのデコーダは、ア
クセスされたメモリ領域のみリフレッシュ動作が可能な
構造であり、任意のアクセスしていないメモリ領域に対
してリフレッシュ動作を可能としたり、停止したりする
ことはできないという問題があった。
クセスされたメモリ領域のみリフレッシュ動作が可能な
構造であり、任意のアクセスしていないメモリ領域に対
してリフレッシュ動作を可能としたり、停止したりする
ことはできないという問題があった。
【００１３】そこで本発明の目的は、回路規模を小さく
することができ、かつ任意のアクセス領域をリフレッシ
ュ可とすることも不可とすることもできるリフレッシュ
制御システムを提供することにある。
することができ、かつ任意のアクセス領域をリフレッシ
ュ可とすることも不可とすることもできるリフレッシュ
制御システムを提供することにある。
【００１４】
【課題を解決するための手段】前記課題を解決するため
に本発明は、ダイナミックメモリセルのリフレッシュ制
御システムであって、メモリアクセスアドレスに応じて
複数のメモリ領域の各々を有効又は無効とするメモリ領
域制御手段と、複数のメモリ領域の各々をリフレッシュ
可又は不可とするリフレッシュ制御手段と、前記メモリ
領域制御手段及びリフレッシュ制御手段での制御結果に
基づきダイナミックメモリセルのリフレッシュを実行す
るリフレッシュ実行手段とからなることを特徴とする。
に本発明は、ダイナミックメモリセルのリフレッシュ制
御システムであって、メモリアクセスアドレスに応じて
複数のメモリ領域の各々を有効又は無効とするメモリ領
域制御手段と、複数のメモリ領域の各々をリフレッシュ
可又は不可とするリフレッシュ制御手段と、前記メモリ
領域制御手段及びリフレッシュ制御手段での制御結果に
基づきダイナミックメモリセルのリフレッシュを実行す
るリフレッシュ実行手段とからなることを特徴とする。
【００１５】
【発明の実施の形態】本発明によれば、ＣＰＵからメモ
リアクセスアドレスが入力されると、メモリ領域制御手
段はそのメモリアクセスアドレスが含まれるメモリ領域
を有効とする。また、リフレッシュ制御手段はそのメモ
リアクセスアドレスが含まれるメモリ領域をリフレッシ
ュ可とする。リフレッシュ実行手段は、メモリ領域制御
手段とリフレッシュ制御手段での制御結果に基づきその
メモリ領域のリフレッシュを実行する。
リアクセスアドレスが入力されると、メモリ領域制御手
段はそのメモリアクセスアドレスが含まれるメモリ領域
を有効とする。また、リフレッシュ制御手段はそのメモ
リアクセスアドレスが含まれるメモリ領域をリフレッシ
ュ可とする。リフレッシュ実行手段は、メモリ領域制御
手段とリフレッシュ制御手段での制御結果に基づきその
メモリ領域のリフレッシュを実行する。
【００１６】以下、本発明の実施の形態について添付図
面を参照しながら説明する。図１は本発明に係るリフレ
ッシュ制御システムの一例の構成図である。なお、従来
例と同様の構成部分については同一番号を付し、その説
明を省略する。
面を参照しながら説明する。図１は本発明に係るリフレ
ッシュ制御システムの一例の構成図である。なお、従来
例と同様の構成部分については同一番号を付し、その説
明を省略する。
【００１７】リフレッシュ制御システム１は、メモリ領
域コントロールレジスタ２と、リフレッシュコントロー
ルレジスタ３と、メモリマネージャ４とからなる。
域コントロールレジスタ２と、リフレッシュコントロー
ルレジスタ３と、メモリマネージャ４とからなる。
【００１８】また、ＣＰＵ２０からのメモリアクセスア
ドレスがメモリ領域コントロールレジスタ２とリフレッ
シュコントロールレジスタ３に入力され、メモリマネー
ジャ４より出力される信号によりＤＲＡＭのメモリ領域
Ｍ０〜Ｍｎ（ｎは正の整数）がリフレッシュされる。
ドレスがメモリ領域コントロールレジスタ２とリフレッ
シュコントロールレジスタ３に入力され、メモリマネー
ジャ４より出力される信号によりＤＲＡＭのメモリ領域
Ｍ０〜Ｍｎ（ｎは正の整数）がリフレッシュされる。
【００１９】メモリ領域コントロールレジスタ２は各メ
モリ領域Ｍ０〜Ｍｎを有効又は無効にする。リフレッシ
ュコントロールレジスタ３は各メモリ領域Ｍ０〜Ｍｎの
リフレッシュ機能を有効（リフレッシュ可）又は無効
（リフレッシュ不可）にする。
モリ領域Ｍ０〜Ｍｎを有効又は無効にする。リフレッシ
ュコントロールレジスタ３は各メモリ領域Ｍ０〜Ｍｎの
リフレッシュ機能を有効（リフレッシュ可）又は無効
（リフレッシュ不可）にする。
【００２０】また、メモリマネージャ４はこれらのレジ
スタ２，３を監視し、ＤＲＡＭ用の制御信号ＲＡＳ０〜
ＲＡＳｎ，ＣＡＳ（Ｃｏｌｕｍ Ａｄｄｒｅｓｓ Ｓｔ
ｒｏｂｅ），ＷＥ（書込み信号）等を発生させる。
スタ２，３を監視し、ＤＲＡＭ用の制御信号ＲＡＳ０〜
ＲＡＳｎ，ＣＡＳ（Ｃｏｌｕｍ Ａｄｄｒｅｓｓ Ｓｔ
ｒｏｂｅ），ＷＥ（書込み信号）等を発生させる。
【００２１】このメモリ領域コントロールレジスタ２と
リフレッシュコントロールレジスタ３のビットはソフト
ウエアで制御される。
リフレッシュコントロールレジスタ３のビットはソフト
ウエアで制御される。
【００２２】即ち、メモリ領域コントロールレジスタ２
のメモリ領域Ｍｉに対応するデータビットを有効にする
（Ｍｉ１で表す）とメモリ領域Ｍｉは有効なメモリ領域
となる。一方、メモリ領域Ｍｉに対応するデータビット
を無効にする（Ｍｉ０で表す）とメモリ領域Ｍｉは無効
なメモリ領域（イメージ領域）となる。
のメモリ領域Ｍｉに対応するデータビットを有効にする
（Ｍｉ１で表す）とメモリ領域Ｍｉは有効なメモリ領域
となる。一方、メモリ領域Ｍｉに対応するデータビット
を無効にする（Ｍｉ０で表す）とメモリ領域Ｍｉは無効
なメモリ領域（イメージ領域）となる。
【００２３】リフレッシュコントロールレジスタ３のメ
モリ領域Ｍｉに対応するデータビットを有効にする（Ｒ
ＥＦｉ１で表す）とメモリ領域Ｍｉのリフレッシュ機能
は有効となる。一方、メモリ領域Ｍｉに対応するデータ
ビットを無効にする（ＲＥＦｉ０で表す）とメモリ領域
Ｍｉのリフレッシュ機能は無効となる。
モリ領域Ｍｉに対応するデータビットを有効にする（Ｒ
ＥＦｉ１で表す）とメモリ領域Ｍｉのリフレッシュ機能
は有効となる。一方、メモリ領域Ｍｉに対応するデータ
ビットを無効にする（ＲＥＦｉ０で表す）とメモリ領域
Ｍｉのリフレッシュ機能は無効となる。
【００２４】メモリマネージャ４は、メモリ領域コント
ロールレジスタ２を読み出し、有効なメモリ領域である
ことを示すＭｉ１を認識すると、メモリ領域Ｍｉに対応
するメモリアクセス制御信号を制御する。
ロールレジスタ２を読み出し、有効なメモリ領域である
ことを示すＭｉ１を認識すると、メモリ領域Ｍｉに対応
するメモリアクセス制御信号を制御する。
【００２５】また、メモリマネージャ４は、リフレッシ
ュコントロールレジスタ３を読み出し、リフレッシュが
有効なメモリ領域であることを示すＲＥＦｉ１を認識す
ると、メモリ領域Ｍｉに対応するリフレッシュ制御信号
を制御する。
ュコントロールレジスタ３を読み出し、リフレッシュが
有効なメモリ領域であることを示すＲＥＦｉ１を認識す
ると、メモリ領域Ｍｉに対応するリフレッシュ制御信号
を制御する。
【００２６】次に、動作について説明する。まず、メモ
リアクセスアドレスが含まれるメモリ領域Ｍｉのみリフ
レッシュする第１の動作について説明する。図２は第１
の動作を示すフローチャートである。
リアクセスアドレスが含まれるメモリ領域Ｍｉのみリフ
レッシュする第１の動作について説明する。図２は第１
の動作を示すフローチャートである。
【００２７】ＣＰＵ２０よりメモリアクセスアドレスが
メモリ領域コントロールレジスタ２に入力されると、メ
モリ領域コントロールレジスタ２のメモリ領域Ｍｉに対
応するデータビットのみが有効とされる（Ｓ１）。メモ
リアクセスを行わないメモリ領域に対応するビットは全
て無効とされる。
メモリ領域コントロールレジスタ２に入力されると、メ
モリ領域コントロールレジスタ２のメモリ領域Ｍｉに対
応するデータビットのみが有効とされる（Ｓ１）。メモ
リアクセスを行わないメモリ領域に対応するビットは全
て無効とされる。
【００２８】次に、リフレッシュコントロールレジスタ
３のメモリ領域Ｍｉに対応するデータビットのみが有効
とされる（Ｓ２）。メモリアクセスを行わないメモリ領
域に対応するビットは全て無効とされる。
３のメモリ領域Ｍｉに対応するデータビットのみが有効
とされる（Ｓ２）。メモリアクセスを行わないメモリ領
域に対応するビットは全て無効とされる。
【００２９】これらレジスタ２，３への書き込みが終了
すると、メモリマネージャ４はメモリ領域コントロール
レジスタ２の内容を読み出す（Ｓ３）。
すると、メモリマネージャ４はメモリ領域コントロール
レジスタ２の内容を読み出す（Ｓ３）。
【００３０】そして、メモリマネージャ４は、有効なメ
モリ領域の存在を確認する（Ｓ４）。
モリ領域の存在を確認する（Ｓ４）。
【００３１】いま、メモリ領域Ｍｉのみが有効なので、
メモリマネージャ４は、有効なメモリ領域Ｍｉに対応す
る制御信号（ＲＡＳｉ，ＣＡＳ，ＷＥ等）をメモリのラ
イト、リードタイミング等に従って有効にする（Ｓ
５）。これにより、メモリ領域Ｍｉは有効となる。
メモリマネージャ４は、有効なメモリ領域Ｍｉに対応す
る制御信号（ＲＡＳｉ，ＣＡＳ，ＷＥ等）をメモリのラ
イト、リードタイミング等に従って有効にする（Ｓ
５）。これにより、メモリ領域Ｍｉは有効となる。
【００３２】一方、Ｓ４にてメモリ領域Ｍｉ以外のメモ
リ領域は無効なので、メモリマネージャ４は、無効なメ
モリ領域に対応する制御信号（ＲＡＳｉ，ＣＡＳ，ＷＥ
等）を全て常時無効にする（Ｓ６）。これにより、メモ
リ領域Ｍｉ以外のメモリ領域は無効となる。
リ領域は無効なので、メモリマネージャ４は、無効なメ
モリ領域に対応する制御信号（ＲＡＳｉ，ＣＡＳ，ＷＥ
等）を全て常時無効にする（Ｓ６）。これにより、メモ
リ領域Ｍｉ以外のメモリ領域は無効となる。
【００３３】次に、メモリマネージャ４はリフレッシュ
コントロールレジスタ３の内容を読み出す（Ｓ７）。
コントロールレジスタ３の内容を読み出す（Ｓ７）。
【００３４】メモリマネージャ４は、リフレッシュが有
効なメモリ領域の存在を確認する（Ｓ８）。
効なメモリ領域の存在を確認する（Ｓ８）。
【００３５】いま、メモリ領域Ｍｉのみがリフレッシュ
が有効なので、メモリマネージャ４は、リフレッシュが
有効なメモリ領域Ｍｉに対応する制御信号（ＲＡＳｉ，
ＣＡＳ，ＷＥ等）をリフレッシュのタイミング及びリフ
レッシュ方法に従って有効にする（Ｓ９）。これによ
り、メモリ領域Ｍｉはリフレッシュが有効となる。
が有効なので、メモリマネージャ４は、リフレッシュが
有効なメモリ領域Ｍｉに対応する制御信号（ＲＡＳｉ，
ＣＡＳ，ＷＥ等）をリフレッシュのタイミング及びリフ
レッシュ方法に従って有効にする（Ｓ９）。これによ
り、メモリ領域Ｍｉはリフレッシュが有効となる。
【００３６】一方、Ｓ８にてメモリ領域Ｍｉ以外のメモ
リ領域はリフレッシュが無効なので、メモリマネージャ
４は、リフレッシュが無効なメモリ領域に対応する制御
信号（ＲＡＳｉ，ＣＡＳ，ＷＥ等）を全て常時無効にす
る（Ｓ１０）。これにより、メモリ領域Ｍｉ以外のメモ
リ領域はリフレッシュが無効となる。
リ領域はリフレッシュが無効なので、メモリマネージャ
４は、リフレッシュが無効なメモリ領域に対応する制御
信号（ＲＡＳｉ，ＣＡＳ，ＷＥ等）を全て常時無効にす
る（Ｓ１０）。これにより、メモリ領域Ｍｉ以外のメモ
リ領域はリフレッシュが無効となる。
【００３７】これにより、メモリ領域Ｍｉのみがリフレ
ッシュされる。
ッシュされる。
【００３８】次に、有効なメモリ領域Ｍｉへのアクセス
が開始され（Ｓ１１）、動作は終了する。
が開始され（Ｓ１１）、動作は終了する。
【００３９】なお、この実施の形態ではメモリ領域コン
トロールレジスタ２での処理をリフレッシュコントロー
ルレジスタ３での処理より先に行ったが、この順序を逆
にしても差支えない。
トロールレジスタ２での処理をリフレッシュコントロー
ルレジスタ３での処理より先に行ったが、この順序を逆
にしても差支えない。
【００４０】次に、アクセスが終了したメモリ領域Ｍｉ
のみリフレッシュを無効とする第２の動作について説明
する。図３は第２の動作を示すフローチャートである。
のみリフレッシュを無効とする第２の動作について説明
する。図３は第２の動作を示すフローチャートである。
【００４１】まず、メモリ領域Ｍｉのアクセス終了時、
他のプロセスに入るプログラムの直前に、メモリ領域コ
ントロールレジスタ２のメモリ領域Ｍｉに対応するデー
タビットを無効にする（Ｓ２１）。
他のプロセスに入るプログラムの直前に、メモリ領域コ
ントロールレジスタ２のメモリ領域Ｍｉに対応するデー
タビットを無効にする（Ｓ２１）。
【００４２】次に、リフレッシュコントロールレジスタ
３のメモリ領域Ｍｉに対応するデータビットを無効にす
る（Ｓ２２）。なお、他のメモリ領域に関しては、メモ
リ領域コントロールレジスタ２及びリフレッシュコント
ロールレジスタ３のデータビットを変化させない。
３のメモリ領域Ｍｉに対応するデータビットを無効にす
る（Ｓ２２）。なお、他のメモリ領域に関しては、メモ
リ領域コントロールレジスタ２及びリフレッシュコント
ロールレジスタ３のデータビットを変化させない。
【００４３】これらレジスタ２，３への書き込みが終了
すると、メモリマネージャ４はメモリ領域コントロール
レジスタ２の内容を読み出す（Ｓ２３）。
すると、メモリマネージャ４はメモリ領域コントロール
レジスタ２の内容を読み出す（Ｓ２３）。
【００４４】次に、メモリマネージャ４はメモリ領域Ｍ
ｉに対応するデータビットが無効であることを認識する
（Ｓ２４）。
ｉに対応するデータビットが無効であることを認識する
（Ｓ２４）。
【００４５】すると、メモリマネージャ４はメモリ領域
Ｍｉに対応する制御信号（ＲＡＳｉ，ＣＡＳ，ＷＥ等）
を常時無効とする（Ｓ２５）。これにより、メモリ領域
Ｍｉのメモリ領域は無効となる。
Ｍｉに対応する制御信号（ＲＡＳｉ，ＣＡＳ，ＷＥ等）
を常時無効とする（Ｓ２５）。これにより、メモリ領域
Ｍｉのメモリ領域は無効となる。
【００４６】次に、メモリマネージャ４はリフレッシュ
コントロールレジスタ３の内容を読み出す（Ｓ２６）。
コントロールレジスタ３の内容を読み出す（Ｓ２６）。
【００４７】次に、メモリマネージャ４はメモリ領域Ｍ
ｉに対応するデータビットが無効であることを認識する
（Ｓ２７）。
ｉに対応するデータビットが無効であることを認識する
（Ｓ２７）。
【００４８】すると、メモリマネージャ４はメモリ領域
Ｍｉに対応するリフレッシュ制御信号（ＲＡＳｉ，ＣＡ
Ｓ，ＷＥ等）を常時無効とする（Ｓ２８）。
Ｍｉに対応するリフレッシュ制御信号（ＲＡＳｉ，ＣＡ
Ｓ，ＷＥ等）を常時無効とする（Ｓ２８）。
【００４９】これにより、メモリ領域Ｍｉはリフレッシ
ュされなくなる。
ュされなくなる。
【００５０】この時、メモリ領域Ｍｉ以外のメモリ領域
に関しては、メモリ領域コントロールレジスタ２及びリ
フレッシュコントロールレジスタ３のデータビットを変
化させていないので、状態は変化しない。
に関しては、メモリ領域コントロールレジスタ２及びリ
フレッシュコントロールレジスタ３のデータビットを変
化させていないので、状態は変化しない。
【００５１】これで、メモリ領域Ｍｉに対するアクセス
は終了し（Ｓ２９）、次に他のプロセスへのアクセスが
開始され（Ｓ３０）、動作は終了する。
は終了し（Ｓ２９）、次に他のプロセスへのアクセスが
開始され（Ｓ３０）、動作は終了する。
【００５２】なお、第２の動作の場合も第１の動作の場
合と同様に、メモリ領域コントロールレジスタ２での処
理とリフレッシュコントロールレジスタ３での処理の順
序を逆にしてもよい。
合と同様に、メモリ領域コントロールレジスタ２での処
理とリフレッシュコントロールレジスタ３での処理の順
序を逆にしてもよい。
【００５３】次に、アクセスされたアドレスが含まれる
メモリ領域と、１つ前にアクセスされたアドレスが含ま
れるメモリ領域の両領域をリフレッシュ可能とする第３
の動作について説明する。図４は第３の動作を示すフロ
ーチャートである。
メモリ領域と、１つ前にアクセスされたアドレスが含ま
れるメモリ領域の両領域をリフレッシュ可能とする第３
の動作について説明する。図４は第３の動作を示すフロ
ーチャートである。
【００５４】まず、第１の動作と同様の動作により、メ
モリ領域Ｍｊ（１つ前にアクセスされたメモリ領域であ
る。）のみリフレッシュを有効とする（Ｓ４１）。
モリ領域Ｍｊ（１つ前にアクセスされたメモリ領域であ
る。）のみリフレッシュを有効とする（Ｓ４１）。
【００５５】次に、メモリ領域Ｍｊへのアクセスが開始
され（Ｓ４２）、そのアクセスが終了すると（Ｓ４
３）、他のプロセスへのアクセスが開始される（Ｓ４
４）。
され（Ｓ４２）、そのアクセスが終了すると（Ｓ４
３）、他のプロセスへのアクセスが開始される（Ｓ４
４）。
【００５６】しかし、Ｓ４４では他のプロセスへ入る直
前に、メモリ領域コントロールレジスタ２、及びリフレ
ッシュコントロールレジスタ３のメモリ領域Ｍｊに関し
て第２の動作のような操作を行わない。即ち、メモリ領
域Ｍｊはリフレッシュを有効のままに保持させるのであ
る。
前に、メモリ領域コントロールレジスタ２、及びリフレ
ッシュコントロールレジスタ３のメモリ領域Ｍｊに関し
て第２の動作のような操作を行わない。即ち、メモリ領
域Ｍｊはリフレッシュを有効のままに保持させるのであ
る。
【００５７】次に、他のプロセスが終了し（Ｓ４５）、
次のメモリアクセスがなされる。
次のメモリアクセスがなされる。
【００５８】次のメモリアクセスアドレスが含まれるメ
モリ領域をメモリ領域Ｍｉとする。
モリ領域をメモリ領域Ｍｉとする。
【００５９】まず、メモリ領域コントロールレジスタ
２、及びリフレッシュコントロールレジスタ３のメモリ
領域Ｍｉに対応するデータビットを有効にする（Ｓ４
６）。
２、及びリフレッシュコントロールレジスタ３のメモリ
領域Ｍｉに対応するデータビットを有効にする（Ｓ４
６）。
【００６０】次に、メモリマネージャ４はメモリ領域コ
ントロールレジスタ２及びリフレッシュコントロールレ
ジスタ３の内容を読み出す（Ｓ７）。
ントロールレジスタ２及びリフレッシュコントロールレ
ジスタ３の内容を読み出す（Ｓ７）。
【００６１】メモリマネージャ４は、有効なメモリ領域
の存在を確認する。いま、メモリ領域Ｍｊ，Ｍｉが有効
なので、メモリマネージャ４は、有効なメモリ領域Ｍ
ｊ，Ｍｉに対応する制御信号（ＲＡＳｉ，ＣＡＳ，ＷＥ
等）をメモリのライト、リードタイミング等に従って有
効にする（Ｓ４８）。これにより、メモリ領域Ｍｊ，Ｍ
ｉが有効となる。
の存在を確認する。いま、メモリ領域Ｍｊ，Ｍｉが有効
なので、メモリマネージャ４は、有効なメモリ領域Ｍ
ｊ，Ｍｉに対応する制御信号（ＲＡＳｉ，ＣＡＳ，ＷＥ
等）をメモリのライト、リードタイミング等に従って有
効にする（Ｓ４８）。これにより、メモリ領域Ｍｊ，Ｍ
ｉが有効となる。
【００６２】次に、メモリマネージャ４は、リフレッシ
ュが有効なメモリ領域の存在を確認する。いま、メモリ
領域Ｍｊ，Ｍｉがリフレッシュが有効なので、メモリマ
ネージャ４は、リフレッシュが有効なメモリ領域Ｍｊ，
Ｍｉに対応する制御信号（ＲＡＳｉ，ＣＡＳ，ＷＥ等）
をリフレッシュのタイミング及びリフレッシュ方法に従
って有効にする（Ｓ４９）。これにより、メモリ領域Ｍ
ｊ，Ｍｉはリフレッシュが有効となる。
ュが有効なメモリ領域の存在を確認する。いま、メモリ
領域Ｍｊ，Ｍｉがリフレッシュが有効なので、メモリマ
ネージャ４は、リフレッシュが有効なメモリ領域Ｍｊ，
Ｍｉに対応する制御信号（ＲＡＳｉ，ＣＡＳ，ＷＥ等）
をリフレッシュのタイミング及びリフレッシュ方法に従
って有効にする（Ｓ４９）。これにより、メモリ領域Ｍ
ｊ，Ｍｉはリフレッシュが有効となる。
【００６３】次に、有効なメモリ領域Ｍｉへのアクセス
が開始される（Ｓ５０）。この場合、メモリ領域Ｍｊの
リフレッシュが有効となっているため、メモリ領域Ｍｊ
内のデータを利用することができる。
が開始される（Ｓ５０）。この場合、メモリ領域Ｍｊの
リフレッシュが有効となっているため、メモリ領域Ｍｊ
内のデータを利用することができる。
【００６４】なお、ＣＰＵ２０はメモリ領域Ｍｊのアク
セスが終了して、他のプロセスのアクセスには行かず、
すぐにメモリ領域Ｍｉへアクセスするようにすることも
可能である。
セスが終了して、他のプロセスのアクセスには行かず、
すぐにメモリ領域Ｍｉへアクセスするようにすることも
可能である。
【００６５】この場合、メモリ領域Ｍｉへアクセスした
直後に、メモリ領域コントロールレジスタ２、及びリフ
レッシュコントロールレジスタ３のメモリ領域Ｍｊに関
して第２の動作のような操作を行わない。即ち、メモリ
領域Ｍｊはリフレッシュを有効のままに保持させるので
ある。
直後に、メモリ領域コントロールレジスタ２、及びリフ
レッシュコントロールレジスタ３のメモリ領域Ｍｊに関
して第２の動作のような操作を行わない。即ち、メモリ
領域Ｍｊはリフレッシュを有効のままに保持させるので
ある。
【００６６】
【発明の効果】本発明によれば、メモリアクセスアドレ
スに応じて複数のメモリ領域の各々を有効又は無効とす
るメモリ領域制御手段と、複数のメモリ領域の各々をリ
フレッシュ可又は不可とするリフレッシュ制御手段と、
前記メモリ領域制御手段及びリフレッシュ制御手段での
制御結果に基づきダイナミックメモリセルのリフレッシ
ュを実行するリフレッシュ実行手段とを設け、メモリ領
域制御手段とリフレッシュ制御手段とをソフトウエアで
制御するよう構成したため、ハードウエアの削減が可能
となる。従って、回路規模を小さくすることができる。
スに応じて複数のメモリ領域の各々を有効又は無効とす
るメモリ領域制御手段と、複数のメモリ領域の各々をリ
フレッシュ可又は不可とするリフレッシュ制御手段と、
前記メモリ領域制御手段及びリフレッシュ制御手段での
制御結果に基づきダイナミックメモリセルのリフレッシ
ュを実行するリフレッシュ実行手段とを設け、メモリ領
域制御手段とリフレッシュ制御手段とをソフトウエアで
制御するよう構成したため、ハードウエアの削減が可能
となる。従って、回路規模を小さくすることができる。
【００６７】又、任意のアクセス領域をリフレッシュ可
とすることも不可とすることもできるため、リフレッシ
ュの不要なメモリ領域に対してはリフレッシュ動作を完
全に停止させることができ、かつ任意のアクセスしてい
ないメモリ領域に対してリフレッシュ動作を可能とした
り、停止したりすることができる。
とすることも不可とすることもできるため、リフレッシ
ュの不要なメモリ領域に対してはリフレッシュ動作を完
全に停止させることができ、かつ任意のアクセスしてい
ないメモリ領域に対してリフレッシュ動作を可能とした
り、停止したりすることができる。
【図１】本発明に係るリフレッシュ制御システムの一例
の構成図である。
の構成図である。
【図２】第１の動作を示すフローチャートである。
【図３】第２の動作を示すフローチャートである。
【図４】第３の動作を示すフローチャートである。
【図５】従来のリフレッシュ制御システム（特開平３−
６６０９２号公報）の構成図である。
６６０９２号公報）の構成図である。
１ リフレッシュ制御システム ２ メモリ領域コントロールレジスタ ３ リフレッシュコントロールレジスタ ４ メモリマネージャ
Claims (4)
- 【請求項１】 ダイナミックメモリセルのリフレッシュ
制御システムであって、メモリアクセスアドレスに応じ
て複数のメモリ領域の各々を有効又は無効とするメモリ
領域制御手段と、複数のメモリ領域の各々をリフレッシ
ュ可又は不可とするリフレッシュ制御手段と、前記メモ
リ領域制御手段及びリフレッシュ制御手段での制御結果
に基づきダイナミックメモリセルのリフレッシュを実行
するリフレッシュ実行手段とからなることを特徴とする
リフレッシュ制御システム。 - 【請求項２】 前記メモリ領域制御手段は、前記メモリ
アクセスアドレスが含まれるメモリ領域をプログラムに
従って有効とし、前記リフレッシュ制御手段は前記メモ
リアクセスアドレスが含まれるメモリ領域をプログラム
に従ってリフレッシュ可とし、前記リフレッシュ実行手
段はこれら制御手段での制御結果に基づきそのメモリ領
域のリフレッシュを実行することを特徴とする請求項１
記載のリフレッシュ制御システム。 - 【請求項３】 前記メモリ領域制御手段は、メモリアク
セスが終了したアドレスが含まれるメモリ領域をプログ
ラムに従って無効とし、前記リフレッシュ制御手段は前
記メモリアクセスが終了したアドレスが含まれるメモリ
領域をプログラムに従ってリフレッシュ不可とし、前記
リフレッシュ実行手段はこれら制御手段での制御結果に
基づきそのメモリ領域のリフレッシュを禁止することを
特徴とする請求項１記載のリフレッシュ制御システム。 - 【請求項４】 前記メモリ領域制御手段は、前記メモリ
アクセスされたアドレスが含まれるメモリ領域と１つ前
にアクセスされたアドレスが含まれるメモリ領域の両者
をプログラムに従って有効とし、前記リフレッシュ制御
手段は前記メモリアクセスアドレスが含まれるメモリ領
域と１つ前にアクセスされたアドレスが含まれるメモリ
領域の両者をプログラムに従ってリフレッシュ可とし、
前記リフレッシュ実行手段はこれら制御手段での制御結
果に基づき両メモリ領域のリフレッシュを実行すること
を特徴とする請求項１記載のリフレッシュ制御システ
ム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8128096A JPH09312094A (ja) | 1996-05-23 | 1996-05-23 | リフレッシュ制御システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8128096A JPH09312094A (ja) | 1996-05-23 | 1996-05-23 | リフレッシュ制御システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09312094A true JPH09312094A (ja) | 1997-12-02 |
Family
ID=14976305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8128096A Pending JPH09312094A (ja) | 1996-05-23 | 1996-05-23 | リフレッシュ制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09312094A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007013340A1 (ja) * | 2005-07-26 | 2007-02-01 | Elpida Memory Inc. | 半導体メモリ装置およびメモリシステムのリフレッシュ制御方法 |
| JP2010129123A (ja) * | 2008-11-27 | 2010-06-10 | Naltec Inc | メモリの制御方法および装置 |
| JP2010534897A (ja) * | 2007-07-26 | 2010-11-11 | クゥアルコム・インコーポレイテッド | 有効データインジケータの使用によってダイナミックｒａｍ電力消費を減らすシステムおよび方法 |
| EP2293305A1 (en) * | 2002-08-29 | 2011-03-09 | Micron Technology, Inc. | Memory device refreshed by force and method |
-
1996
- 1996-05-23 JP JP8128096A patent/JPH09312094A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2293305A1 (en) * | 2002-08-29 | 2011-03-09 | Micron Technology, Inc. | Memory device refreshed by force and method |
| WO2007013340A1 (ja) * | 2005-07-26 | 2007-02-01 | Elpida Memory Inc. | 半導体メモリ装置およびメモリシステムのリフレッシュ制御方法 |
| JP2010534897A (ja) * | 2007-07-26 | 2010-11-11 | クゥアルコム・インコーポレイテッド | 有効データインジケータの使用によってダイナミックｒａｍ電力消費を減らすシステムおよび方法 |
| JP2010129123A (ja) * | 2008-11-27 | 2010-06-10 | Naltec Inc | メモリの制御方法および装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020924 |