JPH03120749A - 半導体素子パッケージ - Google Patents
半導体素子パッケージInfo
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- JPH03120749A JPH03120749A JP1259202A JP25920289A JPH03120749A JP H03120749 A JPH03120749 A JP H03120749A JP 1259202 A JP1259202 A JP 1259202A JP 25920289 A JP25920289 A JP 25920289A JP H03120749 A JPH03120749 A JP H03120749A
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- semiconductor element
- semiconductor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
- H10W70/63—Vias, e.g. via plugs
- H10W70/635—Through-vias
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in printed circuit boards [PCB], e.g. insert-mounted components [IMC]
Landscapes
- Wire Bonding (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体素子パッケージに関し、詳しくは、
ＩＣ，ＬＳＩ等の半導体素子を配線回路基板等に実装す
る際に、配線接続や取り扱いを容易にしたり、半導体素
子を外部環境から保護したりすることを目的として、基
板に搭載した半導体素子を樹脂で封入しておく半導体素
子パッケージに関するものである。
ＩＣ，ＬＳＩ等の半導体素子を配線回路基板等に実装す
る際に、配線接続や取り扱いを容易にしたり、半導体素
子を外部環境から保護したりすることを目的として、基
板に搭載した半導体素子を樹脂で封入しておく半導体素
子パッケージに関するものである。
半導体素子パッケージは、極めて微小な半導体素子を、
配線回路等の外部回路上に実装するために用いるもので
ある。−船釣な半導体パッケージの構造としては、ＤＩ
Ｐ構造やフランドパツク構造あるいはチップキャリア構
造等、様々な構造のものが製造されている。
配線回路等の外部回路上に実装するために用いるもので
ある。−船釣な半導体パッケージの構造としては、ＤＩ
Ｐ構造やフランドパツク構造あるいはチップキャリア構
造等、様々な構造のものが製造されている。
第５図は、従来の半導体素子パンケージのうち、フィル
ムフラットバンク式と呼ばれるパッケージの構造を示し
ている。この半導体素子パッケージＰにおいては、ポリ
イミド樹脂等からなるフィルム基板１の表面にＣｕ等の
導体金属薄層からなるリードパターン２が形成され、リ
ードパターン２で囲まれたフィルム基板１中央部にハン
ダ等の手段で半導体素子３が搭載固定されている。半導
体素子３の各電極とリードパターン２はポンディングワ
イヤ４等で電気的に接続されている。フィルム基板１の
半導体素子３搭載部分はエポキシ樹脂等の封止樹脂５で
覆われている。フィルム基板１の外周ば封止樹脂５の外
に延長されており、各リードパターン２の外周端が、配
線回路基板８の配線回路８ａにハンダ等の手段で接続さ
れることにより、電気的な接続がなされるとともに、機
械的にも半導体素子パッケージＰの配線回路基板８への
搭載固定がなされている。
ムフラットバンク式と呼ばれるパッケージの構造を示し
ている。この半導体素子パッケージＰにおいては、ポリ
イミド樹脂等からなるフィルム基板１の表面にＣｕ等の
導体金属薄層からなるリードパターン２が形成され、リ
ードパターン２で囲まれたフィルム基板１中央部にハン
ダ等の手段で半導体素子３が搭載固定されている。半導
体素子３の各電極とリードパターン２はポンディングワ
イヤ４等で電気的に接続されている。フィルム基板１の
半導体素子３搭載部分はエポキシ樹脂等の封止樹脂５で
覆われている。フィルム基板１の外周ば封止樹脂５の外
に延長されており、各リードパターン２の外周端が、配
線回路基板８の配線回路８ａにハンダ等の手段で接続さ
れることにより、電気的な接続がなされるとともに、機
械的にも半導体素子パッケージＰの配線回路基板８への
搭載固定がなされている。
配線回路基板８に複数の半導体素子３を実装するには、
それぞれの半導体素子３を収容した半導体素子パッケー
ジＰを平面的に一定の間隔をあけて並べた状態で、配線
回路基板８の配線回路８ａ上に接続搭載していた。この
ように、従来の半導体素子パッケージは、半導体素子を
フィルム基板の一面に搭載するのみであった。
それぞれの半導体素子３を収容した半導体素子パッケー
ジＰを平面的に一定の間隔をあけて並べた状態で、配線
回路基板８の配線回路８ａ上に接続搭載していた。この
ように、従来の半導体素子パッケージは、半導体素子を
フィルム基板の一面に搭載するのみであった。
〔発明が解決しようとする課題］
ところが、配線回路基板８の高密度化や小型化が進むに
つれ、配線回路基板８上に実装する半導体素子パッケー
ジＰの小型化が要望されているが、従来の半導体素子パ
ッケージＰは、以下の理由でその小型化が困難なため、
実装面に占める面積が比較的広く、この広い占有面積の
ために、配線回路基板８全体の小型化を阻害していると
いう問題があった。
つれ、配線回路基板８上に実装する半導体素子パッケー
ジＰの小型化が要望されているが、従来の半導体素子パ
ッケージＰは、以下の理由でその小型化が困難なため、
実装面に占める面積が比較的広く、この広い占有面積の
ために、配線回路基板８全体の小型化を阻害していると
いう問題があった。
すなわち、半導体素子パッケージＰに搭載する半導体素
子３自体は、高集積化あるいは小型化が図られているの
に対し、半導体素子パッケージＰは、半導体素子３とリ
ードパターン２の接続およびリードパターン２と配線回
路８ａの接続を可能にするために、一定以上の大きさが
どうしても必要であり、半導体素子パッケージＰの平面
的な寸法を小さくすることには限界があったのである。
子３自体は、高集積化あるいは小型化が図られているの
に対し、半導体素子パッケージＰは、半導体素子３とリ
ードパターン２の接続およびリードパターン２と配線回
路８ａの接続を可能にするために、一定以上の大きさが
どうしても必要であり、半導体素子パッケージＰの平面
的な寸法を小さくすることには限界があったのである。
配線回路基板８に複数の半導体素子パッケージＰを実装
する場合には、さらに、それぞれの半導体素子パッケー
ジＰ毎に充分な間隔をあけて配線回路８ａ上に配置しな
いと、リードパターン２と配線回路８ａとの接続作業が
できないために、余計に大きなスペースが必要になり、
配線回路基板８全体の小型化を大きく阻害していた。
する場合には、さらに、それぞれの半導体素子パッケー
ジＰ毎に充分な間隔をあけて配線回路８ａ上に配置しな
いと、リードパターン２と配線回路８ａとの接続作業が
できないために、余計に大きなスペースが必要になり、
配線回路基板８全体の小型化を大きく阻害していた。
そこで、この発明は、配線回路基板等に複数の半導体素
子パッケージを実装する際の実装効率を高めて、配線回
路基板等の高密度化および小型化を図ることのできる半
導体素子パッケージを提供することにある。
子パッケージを実装する際の実装効率を高めて、配線回
路基板等の高密度化および小型化を図ることのできる半
導体素子パッケージを提供することにある。
上記課題を解決する、この発明の半導体素子パッケージ
は、フィルム基板の両面にそれぞれ半導体素子が搭載さ
れて、これら半導体素子の各電極が、フィルム基板の両
面にそれぞれ形成されたリードパターンに接続され、少
なくとも一部のり−ドバクーンが、フィルム基板を貫通
ずるスルーホールで、フィルム基板の一方の面から他方
の面へと接続されているとともに、フィルム基板両面の
各半導体素子が封止樹脂で一体的に封入されている。
は、フィルム基板の両面にそれぞれ半導体素子が搭載さ
れて、これら半導体素子の各電極が、フィルム基板の両
面にそれぞれ形成されたリードパターンに接続され、少
なくとも一部のり−ドバクーンが、フィルム基板を貫通
ずるスルーホールで、フィルム基板の一方の面から他方
の面へと接続されているとともに、フィルム基板両面の
各半導体素子が封止樹脂で一体的に封入されている。
フィルム基板は、ポリイミド樹脂等の合成樹脂フィルム
材Ｍからなり、通常のフィルムフランＩ□バック式パッ
ケージ等で用いられているのものと同様のものである。
材Ｍからなり、通常のフィルムフランＩ□バック式パッ
ケージ等で用いられているのものと同様のものである。
半導体素子としては、通常のＩＣ１Ｌ Ｓ Ｉあるいは
その他の電子素子が自由に使用できる。フィルム基板の
両面に搭載される半導体素子の組み合わせ方も任意であ
るが、例えば、マイコンチップとメモリをフィルム基板
の両面に搭載すること等である。フィルム基板の両面に
半導体素子を搭載する手段は、通常のパッケージ構造と
同様に、ハンダハンプや接着等の手段が採用できる。
その他の電子素子が自由に使用できる。フィルム基板の
両面に搭載される半導体素子の組み合わせ方も任意であ
るが、例えば、マイコンチップとメモリをフィルム基板
の両面に搭載すること等である。フィルム基板の両面に
半導体素子を搭載する手段は、通常のパッケージ構造と
同様に、ハンダハンプや接着等の手段が採用できる。
リードパターンは、Ｃｕ等の通常の導体金属層からなり
、エツチング等の通常の回路形成手段でパターン形成さ
れている。なお、従来の半導体素子パッケージでは、フ
ィルム基板の片面のみに半導体素子が搭載されているの
で、リードパターンも、半導体素子が搭載された面のみ
に形成しておけばよいが、この発明では、フィルム基板
の両面に半導体素子を搭載しているので、リードパター
ンもフィルム基板の両面に形成される。
、エツチング等の通常の回路形成手段でパターン形成さ
れている。なお、従来の半導体素子パッケージでは、フ
ィルム基板の片面のみに半導体素子が搭載されているの
で、リードパターンも、半導体素子が搭載された面のみ
に形成しておけばよいが、この発明では、フィルム基板
の両面に半導体素子を搭載しているので、リードパター
ンもフィルム基板の両面に形成される。
リードパターンと半導体素子を電気的に接続する手段は
、ワイヤボンディング接続やバンブ接続等の通常の接続
手段が採用できる。
、ワイヤボンディング接続やバンブ接続等の通常の接続
手段が採用できる。
リードパターンは、中央側で半導体素子の電極と接続さ
れるとともに、外周側では、配線回路基板の配線回路等
の外部回路に接続できるようになっている。リードパタ
ーンのうち、外部回路に接触する側の面では、従来の半
導体素子パッケージと同様のパターン構造で形成してお
けばよいが、外部回路に接触しない反対側の面に形成さ
れたリードパターンは、フィルム基板を貫通するスルー
ホールを経て、外部回路との接触面に形成されたランド
部へと接続しておき、このランド部を外部回路に対面さ
せて接続するようにしている。この、スルーホールやラ
ンド部の具体的な構造や形成手段は、通常の回路形成と
同様の構造および手段が適用される。
れるとともに、外周側では、配線回路基板の配線回路等
の外部回路に接続できるようになっている。リードパタ
ーンのうち、外部回路に接触する側の面では、従来の半
導体素子パッケージと同様のパターン構造で形成してお
けばよいが、外部回路に接触しない反対側の面に形成さ
れたリードパターンは、フィルム基板を貫通するスルー
ホールを経て、外部回路との接触面に形成されたランド
部へと接続しておき、このランド部を外部回路に対面さ
せて接続するようにしている。この、スルーホールやラ
ンド部の具体的な構造や形成手段は、通常の回路形成と
同様の構造および手段が適用される。
フィルム基板の両面に搭載された半導体素子の電極同士
を配線接続する場合、それぞれのリードパターンを経て
外部回路に一旦接続した後、外部回路上で互いに接続す
るようにしてもよいが、フィルム基板上で、フィルム基
板を貫通するスルーホールを介して表裏のリードパター
ンを接続するようにすることもできる。
を配線接続する場合、それぞれのリードパターンを経て
外部回路に一旦接続した後、外部回路上で互いに接続す
るようにしてもよいが、フィルム基板上で、フィルム基
板を貫通するスルーホールを介して表裏のリードパター
ンを接続するようにすることもできる。
フィルム基板の両面に搭載された半導体素子およびリー
ドパターンの大部分は、封止樹脂によって一体的に封入
されている。封止樹脂としては、エポキシ樹脂等、通常
の半導体素子パッケージと同様の樹脂材料が用いられ、
具体的な封止構造や封止手段も、通常のパッケージ技術
が適用できる〔作 用〕 １枚のフィルム基板の両面にそれぞれ半導体素子を搭載
するようにしておけば、従来と同じ平面寸法の半導体素
子パンケージに、２倍個数の半導体素子を搭載すること
ができ、半導体素子の搭載密度を２倍にすることができ
る。
ドパターンの大部分は、封止樹脂によって一体的に封入
されている。封止樹脂としては、エポキシ樹脂等、通常
の半導体素子パッケージと同様の樹脂材料が用いられ、
具体的な封止構造や封止手段も、通常のパッケージ技術
が適用できる〔作 用〕 １枚のフィルム基板の両面にそれぞれ半導体素子を搭載
するようにしておけば、従来と同じ平面寸法の半導体素
子パンケージに、２倍個数の半導体素子を搭載すること
ができ、半導体素子の搭載密度を２倍にすることができ
る。
フィルム基板の両面に半導体素子を搭載すると、それぞ
れの面に形成されたリードパターンを、配線回路基板等
の外部回路に接続しなければならないが、この発明では
、リードパターンが、フィルム基板ヲ貫通するスルーホ
ールで、フィルム基板の一方の面から他方の面へと接続
されているので、両面のリードパターンを、何れも、同
じ外部回路面に接続することが可能である。また、フィ
ルム基板の両面に搭載された半導体素子の電極同士を接
続する場合にも、フィルム基板゛を貫通して形成された
スルーホールで両面のリードパターン同士を接続すれば
よい。
れの面に形成されたリードパターンを、配線回路基板等
の外部回路に接続しなければならないが、この発明では
、リードパターンが、フィルム基板ヲ貫通するスルーホ
ールで、フィルム基板の一方の面から他方の面へと接続
されているので、両面のリードパターンを、何れも、同
じ外部回路面に接続することが可能である。また、フィ
ルム基板の両面に搭載された半導体素子の電極同士を接
続する場合にも、フィルム基板゛を貫通して形成された
スルーホールで両面のリードパターン同士を接続すれば
よい。
２個の半導体素子に対して、同じフィルム基板および封
止樹脂が用いられるので、別々の半導体素子パッケージ
を用いるのに比べて、材料コストおよび製造コストが半
減され、製造時間も短くて済む。
止樹脂が用いられるので、別々の半導体素子パッケージ
を用いるのに比べて、材料コストおよび製造コストが半
減され、製造時間も短くて済む。
ついで、この発明を、実施例を示す図面を参照しながら
、以下に詳しく説明する。
、以下に詳しく説明する。
第１図は、半導体素子パッケージを配線回路基板に搭載
した状態を示している。半導体素子パッケージＰは、フ
ィルム基板１０の両面にリードパターン２０．２３が形
成され、各リードパターン２０．２３の中央部分には、
それぞれバンブ７０を介して半導体素子３０が搭載接続
されている。
した状態を示している。半導体素子パッケージＰは、フ
ィルム基板１０の両面にリードパターン２０．２３が形
成され、各リードパターン２０．２３の中央部分には、
それぞれバンブ７０を介して半導体素子３０が搭載接続
されている。
上面側のリードパターン２０は、一部のリードパターン
２０が、外周端近くで、フィルム基板１０を貫通するス
ルーホール２１を経て、反対面側に形成されたランド部
２２に接続されている。また、残りのリードパターン２
０は、前記同様のスルーホール２１を介して、反対面側
のリードパターン２３に接続されている。フィルム基板
１０両面の半導体素子３０．３０およびリードパターン
２０．２３の中央部分は封止樹脂５０で一体的に封入さ
れている。封止樹脂５０は、前記した上下のリードパタ
ーン２０．２３をつなぐスルーホール２１も覆っている
。封止樹脂５０の外方に延びたフィルム基板１０および
リードパターン２０．２３は、図中下方側に折曲された
後、再び水平方向に折曲されており、このフィルム基板
ｌＯの外周の足状部１１を、配線回路基板８０に搭載接
続するようになっている。
２０が、外周端近くで、フィルム基板１０を貫通するス
ルーホール２１を経て、反対面側に形成されたランド部
２２に接続されている。また、残りのリードパターン２
０は、前記同様のスルーホール２１を介して、反対面側
のリードパターン２３に接続されている。フィルム基板
１０両面の半導体素子３０．３０およびリードパターン
２０．２３の中央部分は封止樹脂５０で一体的に封入さ
れている。封止樹脂５０は、前記した上下のリードパタ
ーン２０．２３をつなぐスルーホール２１も覆っている
。封止樹脂５０の外方に延びたフィルム基板１０および
リードパターン２０．２３は、図中下方側に折曲された
後、再び水平方向に折曲されており、このフィルム基板
ｌＯの外周の足状部１１を、配線回路基板８０に搭載接
続するようになっている。
配線回路基板８０は、ガラスエポキシ樹脂等からなる絶
縁層８１０表面に、Ｃｕ等の導体金属層からなる配線回
路８２がパターン形成されている。この配線回路８２の
上に半導体素子パンケージＰのフィルム基板１０の足状
部１１を載せて、足０ 状部１１裏面のリードパターン２３もしくはランド部２
２を、ハンダ接続等の手段で配線回路８２に接続する。
縁層８１０表面に、Ｃｕ等の導体金属層からなる配線回
路８２がパターン形成されている。この配線回路８２の
上に半導体素子パンケージＰのフィルム基板１０の足状
部１１を載せて、足０ 状部１１裏面のリードパターン２３もしくはランド部２
２を、ハンダ接続等の手段で配線回路８２に接続する。
第２図は、半導体素子パッケージＰの下面側のリードパ
ターン２３の形状の一例を示しており、各リードパター
ン２３は、半導体素子３０の外縁のそれぞれの電極形成
位置から、フィルム基板１０の四方に突出形成された足
状部１１の外周端まで形成されている。足状部１１の外
周端には、リードパターン２３の間に、反対面側のリー
ドパターン２０にスルーホール２１で接続されているラ
ンド部２２が形成されている。リードパターン２３の途
中には、反対面側のリードパターン２０との接続用スル
ーホール２１が設けられている。
ターン２３の形状の一例を示しており、各リードパター
ン２３は、半導体素子３０の外縁のそれぞれの電極形成
位置から、フィルム基板１０の四方に突出形成された足
状部１１の外周端まで形成されている。足状部１１の外
周端には、リードパターン２３の間に、反対面側のリー
ドパターン２０にスルーホール２１で接続されているラ
ンド部２２が形成されている。リードパターン２３の途
中には、反対面側のリードパターン２０との接続用スル
ーホール２１が設けられている。
第３図は、上記のようなリードパターン構造を、フィル
ム基板１０の上面側から見た状態を示している。上面側
のリードパターン２０ば、一部のリードパターン２０に
ついては、半導体素子３０の外縁のそれぞれの電極形成
位置から足状部１１の外周近くまで形成され、ここでス
ルーホール２１を経て反対面側のランド部２２へとつな
がっている。残りのリードパターン２０については、半
導体素子３０の電極形成位置からすこし離れた位置でス
ルーホール２１を経て反対面側のリードパターン２３に
つながっている。
ム基板１０の上面側から見た状態を示している。上面側
のリードパターン２０ば、一部のリードパターン２０に
ついては、半導体素子３０の外縁のそれぞれの電極形成
位置から足状部１１の外周近くまで形成され、ここでス
ルーホール２１を経て反対面側のランド部２２へとつな
がっている。残りのリードパターン２０については、半
導体素子３０の電極形成位置からすこし離れた位置でス
ルーホール２１を経て反対面側のリードパターン２３に
つながっている。
以上に説明したように、この発明にかかる半導体素子パ
ッケージＰは、基本的には通常の半導体素子パッケージ
製造技術をそのまま利用して製造することができる。
ッケージＰは、基本的には通常の半導体素子パッケージ
製造技術をそのまま利用して製造することができる。
第４図は、フィルム基板１０に半導体素子３０を搭載固
定するのに好ましい方法を示している。
定するのに好ましい方法を示している。
半導体素子３０をフィルム基板１０のリードパターン２
０．’２３にバンプ接続する場合、半導体素子３０の電
極とリードパターン２０．２３をバンプ７０を介して加
圧および加熱しなりればならない。そこで、フィルム基
板１０の両面に搭載する半導体素子３０の寸法に大小を
つけておき、まず、小さいほうの半導体素子３０を、通
常の方法で、ハンプ７０を間に挟んでフィルム基板１０
のリードパターン２３に加圧および加熱して接続面１ ２ 定する。つぎに、大きいほうの半導体素子３０を搭載接
続する際には、第４図に示すように、小さいほうの半導
体素子３０が丁度入る大きさの凹所９１が形成された受
台９０を用い、小さいほうの半導体素子３０よりも外周
部分のフィルム基板１０に受台９０の上面が当接するよ
うな状態で、フィルム基板１０の上面側のリードパター
ン２０にバンブ７０を介して大きいほうの半導体素子３
０を載せ、受台９０との間で加圧しながら加熱して接続
固定する。こうずれば、先に搭載接続した半導体素子３
０が邪魔にならずに、両面の半導体素子３０を何れも確
実に搭載接続することができる〔発明の効果〕 以上に述べた、この発明の半導体素子パッケージは、１
枚のフィルム基板の両面に半導体素子が搭載され、１個
の半導体素子パッケージに少なくとも２個の半導体素子
が封入されていることになるので、従来の半導体素子パ
ッケージに比べて、同じの面積の外部回路上に、２倍個
数以上の半導体素子を実装することが可能になり、実装
密度の大幅な向上が実現できる。特に、個々の半導体素
子パッケージ毎に外部回路を配線形成したり、半導体素
子パッケージの搭載接続作業を行う必要がないので、配
線回路基板等の配線回路形成が簡単になり、半導体素子
パッケージの搭載接続作業の手間も半減する。
０．’２３にバンプ接続する場合、半導体素子３０の電
極とリードパターン２０．２３をバンプ７０を介して加
圧および加熱しなりればならない。そこで、フィルム基
板１０の両面に搭載する半導体素子３０の寸法に大小を
つけておき、まず、小さいほうの半導体素子３０を、通
常の方法で、ハンプ７０を間に挟んでフィルム基板１０
のリードパターン２３に加圧および加熱して接続面１ ２ 定する。つぎに、大きいほうの半導体素子３０を搭載接
続する際には、第４図に示すように、小さいほうの半導
体素子３０が丁度入る大きさの凹所９１が形成された受
台９０を用い、小さいほうの半導体素子３０よりも外周
部分のフィルム基板１０に受台９０の上面が当接するよ
うな状態で、フィルム基板１０の上面側のリードパター
ン２０にバンブ７０を介して大きいほうの半導体素子３
０を載せ、受台９０との間で加圧しながら加熱して接続
固定する。こうずれば、先に搭載接続した半導体素子３
０が邪魔にならずに、両面の半導体素子３０を何れも確
実に搭載接続することができる〔発明の効果〕 以上に述べた、この発明の半導体素子パッケージは、１
枚のフィルム基板の両面に半導体素子が搭載され、１個
の半導体素子パッケージに少なくとも２個の半導体素子
が封入されていることになるので、従来の半導体素子パ
ッケージに比べて、同じの面積の外部回路上に、２倍個
数以上の半導体素子を実装することが可能になり、実装
密度の大幅な向上が実現できる。特に、個々の半導体素
子パッケージ毎に外部回路を配線形成したり、半導体素
子パッケージの搭載接続作業を行う必要がないので、配
線回路基板等の配線回路形成が簡単になり、半導体素子
パッケージの搭載接続作業の手間も半減する。
半導体素子パッケージ内でフィルム基板両面のリードパ
ターンをスルーボール接続することによって、半導体素
子同士の配線接続が行えるので、いちいち外部回路上で
半導体素子同士を配線接続するのに比べ、配線距離が格
段に短くなり、接続も確実に行われるので、信号伝達の
信頼性や安定性等の配線接続性能が大幅に向上する。
ターンをスルーボール接続することによって、半導体素
子同士の配線接続が行えるので、いちいち外部回路上で
半導体素子同士を配線接続するのに比べ、配線距離が格
段に短くなり、接続も確実に行われるので、信号伝達の
信頼性や安定性等の配線接続性能が大幅に向上する。
複数個の半導体素子で、フィルム基板や封止樹脂等が共
用されることになるので、材料コスＩ・が半減するとと
もに、製造時間も短くなり、全体の製造コストを大きく
削減できる。
用されることになるので、材料コスＩ・が半減するとと
もに、製造時間も短くなり、全体の製造コストを大きく
削減できる。
第１図はこの発明の実施例を示す実装状態の断３
４
面図、第２図は底面側のリードパターンを示す平面図、
第３図は上面側のリードパターンを示す平面図、第４図
は製造方法の一例を示す概略断面図、第５図は従来例の
実装状態を示す断面図である１０・・・フィルム基板
２０・・・リードパターン２１・・・スルーホール ２
２・・・ランド部 ３０・・・半導体素子 ５０・・・
封止樹脂 ７０・・・バンプ ８０・・・配線回路基板
８２・・・配線回路 Ｐ・・・半導体素子パッケージ
。
第３図は上面側のリードパターンを示す平面図、第４図
は製造方法の一例を示す概略断面図、第５図は従来例の
実装状態を示す断面図である１０・・・フィルム基板
２０・・・リードパターン２１・・・スルーホール ２
２・・・ランド部 ３０・・・半導体素子 ５０・・・
封止樹脂 ７０・・・バンプ ８０・・・配線回路基板
８２・・・配線回路 Ｐ・・・半導体素子パッケージ
。
Claims (1)
- １、フィルム基板の両面にそれぞれ半導体素子が搭載さ
れて、これら半導体素子の各電極が、フィルム基板の両
面にそれぞれ形成されたリードパターンに接続され、少
なくとも一部のリードパターンが、フィルム基板を貫通
するスルーホールで、フィルム基板の一方の面から他方
の面へと接続されているとともに、フィルム基板両面の
各半導体素子が封止樹脂で一体的に封入されている半導
体素子パッケージ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1259202A JP2734684B2 (ja) | 1989-10-03 | 1989-10-03 | 半導体素子パッケージ |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1259202A JP2734684B2 (ja) | 1989-10-03 | 1989-10-03 | 半導体素子パッケージ |
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|---|---|
| JPH03120749A true JPH03120749A (ja) | 1991-05-22 |
| JP2734684B2 JP2734684B2 (ja) | 1998-04-02 |
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ID=17330806
Family Applications (1)
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|---|---|---|---|
| JP1259202A Expired - Fee Related JP2734684B2 (ja) | 1989-10-03 | 1989-10-03 | 半導体素子パッケージ |
Country Status (2)
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|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006019433A (ja) * | 2004-06-30 | 2006-01-19 | Nec Electronics Corp | 半導体装置およびその製造方法 |
-
1989
- 1989-10-03 JP JP1259202A patent/JP2734684B2/ja not_active Expired - Fee Related
-
1990
- 1990-09-26 KR KR1019900015305A patent/KR940003374B1/ko not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006019433A (ja) * | 2004-06-30 | 2006-01-19 | Nec Electronics Corp | 半導体装置およびその製造方法 |
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| US8207605B2 (en) | 2004-06-30 | 2012-06-26 | Renesas Electronics Corporation | Semiconductor device having a sealing resin and method of manufacturing the same |
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Also Published As
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