JPH03120830A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03120830A JPH03120830A JP1260412A JP26041289A JPH03120830A JP H03120830 A JPH03120830 A JP H03120830A JP 1260412 A JP1260412 A JP 1260412A JP 26041289 A JP26041289 A JP 26041289A JP H03120830 A JPH03120830 A JP H03120830A
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- JP
- Japan
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- insulating film
- emitter
- electrode
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- Pending
Links
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- 239000000758 substrate Substances 0.000 claims abstract description 16
- 239000012535 impurity Substances 0.000 claims abstract description 11
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- 239000002184 metal Substances 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 21
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Landscapes
- Bipolar Transistors (AREA)
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に集積回路に好適な高耐
圧ラテラルトランジスタ及び高耐圧ラテラルサイリスタ
の構造に関する。
圧ラテラルトランジスタ及び高耐圧ラテラルサイリスタ
の構造に関する。
従来、高耐圧ラテラルトランジスタ及び高耐圧ラテラル
サイリスタは、例えばラテラルトランジスタを例にとる
と、ｎ型半導体基板にｐ型不純物を拡散し、エミッタ、
コレクタ領域をそれぞれ形成し、ベース領域にコンタク
トを形成するだめにｎ型不純物を拡散して濃度の高いｎ
＋型領領域形成し、これらの領域から電極を取り出す構
造になっていた。以下図面を用いて更に説明する。
サイリスタは、例えばラテラルトランジスタを例にとる
と、ｎ型半導体基板にｐ型不純物を拡散し、エミッタ、
コレクタ領域をそれぞれ形成し、ベース領域にコンタク
トを形成するだめにｎ型不純物を拡散して濃度の高いｎ
＋型領領域形成し、これらの領域から電極を取り出す構
造になっていた。以下図面を用いて更に説明する。
第３図は従来のラテラルトランジスタの一例を示す半導
体チップの模式断面図である。以下製造方法と共に説明
する。
体チップの模式断面図である。以下製造方法と共に説明
する。
まず、ｎ型半導体基板１の一主面に絶縁膜２を形成する
。次に選択的にｐ型不純物を拡散し、コレクタ領域３及
びエミッタ領域４を形成し、更にベース領域にオーミッ
クコンタクトを形成するために、ｎ型半導体基板１の不
純物濃度より濃いｎ＋型領領域５形成する。次でこれら
の拡散領域にオーミックコンタクトするコレクタ電極６
．エミッタ電極７及びベース電極８を形成し、その上を
保護膜１４で覆い、更にその外郭体をモールド樹脂等で
樹脂封止していた。
。次に選択的にｐ型不純物を拡散し、コレクタ領域３及
びエミッタ領域４を形成し、更にベース領域にオーミッ
クコンタクトを形成するために、ｎ型半導体基板１の不
純物濃度より濃いｎ＋型領領域５形成する。次でこれら
の拡散領域にオーミックコンタクトするコレクタ電極６
．エミッタ電極７及びベース電極８を形成し、その上を
保護膜１４で覆い、更にその外郭体をモールド樹脂等で
樹脂封止していた。
しかしながら上述した従来の樹脂封止されたラテラルト
ランジスタの構造では、エミッタとコレクタ間に数十７
以上の高電圧を印加した際に、第３図に示したように、
エミッタとコレクタ同上の酸化膜までに負電界が及び、
空乏層９が形成され、エミッタとコレクタ間に反転層が
生じ、エミッタとコレクタ間の実効的な距離Ｗ、が短く
なることが多々ある。このためあたかもトランジスタの
直流電流増幅率ｈＰＥが増加するという現象が起き、微
少のベース電流がエミッタ・コレクタ間に大きなリーク
電流が発生するという不具合があった。
ランジスタの構造では、エミッタとコレクタ間に数十７
以上の高電圧を印加した際に、第３図に示したように、
エミッタとコレクタ同上の酸化膜までに負電界が及び、
空乏層９が形成され、エミッタとコレクタ間に反転層が
生じ、エミッタとコレクタ間の実効的な距離Ｗ、が短く
なることが多々ある。このためあたかもトランジスタの
直流電流増幅率ｈＰＥが増加するという現象が起き、微
少のベース電流がエミッタ・コレクタ間に大きなリーク
電流が発生するという不具合があった。
またサイリスクの場合もカンードとアノード間に数十Ｖ
の電圧を印加した際に、アノード・ｐゲート間上の酸化
膜まで負電界が及び空乏層が形成され、アノードとｐベ
ース間に反転層が生じ、アノードとｐゲート開の実効的
な距離が短くなる。このため、あたかもサイリスタのア
ノ−ドルゲート、ｎゲートによって形成されるトランジ
スタのｈＰＥが増加するという現象が起き、微少のｎゲ
ート電流でアノード・カソード間に大きなリーク電流が
発生するという不具合があった。
の電圧を印加した際に、アノード・ｐゲート間上の酸化
膜まで負電界が及び空乏層が形成され、アノードとｐベ
ース間に反転層が生じ、アノードとｐゲート開の実効的
な距離が短くなる。このため、あたかもサイリスタのア
ノ−ドルゲート、ｎゲートによって形成されるトランジ
スタのｈＰＥが増加するという現象が起き、微少のｎゲ
ート電流でアノード・カソード間に大きなリーク電流が
発生するという不具合があった。
第１の本発明の半導体装置は、一導電型半導体基板に形
成された逆導電型の第１および第２の領域と一導電型の
高濃度不純物を含む第３の領域と、前記半導体基板上に
形成された絶縁膜と、前記絶縁膜に設けられた開口部を
介し前記第１．第２および第３の領域に接続する電極配
線とを有する半導体装置において、前記第１の領域と第
２の領域間の前記絶縁膜上に、前記第１の領域または第
３の領域に接続された配線を設けたものである。
成された逆導電型の第１および第２の領域と一導電型の
高濃度不純物を含む第３の領域と、前記半導体基板上に
形成された絶縁膜と、前記絶縁膜に設けられた開口部を
介し前記第１．第２および第３の領域に接続する電極配
線とを有する半導体装置において、前記第１の領域と第
２の領域間の前記絶縁膜上に、前記第１の領域または第
３の領域に接続された配線を設けたものである。
第２の本発明の半導体装置は、一導電型半導体基板に形
成された逆導電型の第１および第２の領域と一導電型の
高濃度不純物を含む第３の領域と、前記半導体基板上に
形成された絶縁膜と、前記絶縁膜に設けられた開口部を
介し前記第１．第２および第３の領域に接続する電極配
線とを有する半導体装置において、前記第１の領域内に
一導電型の拡散領域とこの拡散領域に接続する電極配線
とこの電極配線に接続するフィールドプレートを設けた
ものである。
成された逆導電型の第１および第２の領域と一導電型の
高濃度不純物を含む第３の領域と、前記半導体基板上に
形成された絶縁膜と、前記絶縁膜に設けられた開口部を
介し前記第１．第２および第３の領域に接続する電極配
線とを有する半導体装置において、前記第１の領域内に
一導電型の拡散領域とこの拡散領域に接続する電極配線
とこの電極配線に接続するフィールドプレートを設けた
ものである。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を示す半導体チップの断
面図であり、特にラテラルトランジスタの場合を示して
いる。
面図であり、特にラテラルトランジスタの場合を示して
いる。
比較的高い抵抗率（５〜３０Ωｃｒｎ）のｎ型半導体基
板１の熱酸化により絶縁膜２を形成し、選択的にフォト
リソグラフィーにより絶縁膜２に窓明けし、ｐ型半導体
領域を形成し、コレクタ領域３およびエミッタ領域４を
設ける。次に再度選択的にフォトリソグラフィーにより
絶縁膜２に窓明けしｎ＋＋散層を設け、第３の領域とし
てのベース拡散層５を設ける。続いてオーミックコンタ
クト部の窓明けをして一層目のＡＪ？電極配線を設け、
コレクタ電極６．エミッタ電極７．ベース電極８を設け
る。この際同時に本発明によるチャンネルストッパー１
０をコレクタエミッタ同上に絶縁膜を介して設ける。こ
のチャンネルストッパー１０としての配線は、エミッタ
電極７又はベース電極８に他の位置において接続する。
板１の熱酸化により絶縁膜２を形成し、選択的にフォト
リソグラフィーにより絶縁膜２に窓明けし、ｐ型半導体
領域を形成し、コレクタ領域３およびエミッタ領域４を
設ける。次に再度選択的にフォトリソグラフィーにより
絶縁膜２に窓明けしｎ＋＋散層を設け、第３の領域とし
てのベース拡散層５を設ける。続いてオーミックコンタ
クト部の窓明けをして一層目のＡＪ？電極配線を設け、
コレクタ電極６．エミッタ電極７．ベース電極８を設け
る。この際同時に本発明によるチャンネルストッパー１
０をコレクタエミッタ同上に絶縁膜を介して設ける。こ
のチャンネルストッパー１０としての配線は、エミッタ
電極７又はベース電極８に他の位置において接続する。
このような構造をとるとコレクタ領域３から伸びる空乏
層９はチャンネルストッパー１０により伸長しないなめ
、ベース幅ｗ１が狭くなることはない、従ってラテラル
ＰＮＰ ＴｒのｈＦＥが大きくなることはない。
層９はチャンネルストッパー１０により伸長しないなめ
、ベース幅ｗ１が狭くなることはない、従ってラテラル
ＰＮＰ ＴｒのｈＦＥが大きくなることはない。
次に眉間窒化膜１１を設はスルーホールの穴を明け、二
層配線によりコレクタフィールドプレート１２とエミッ
タフィールドプレート１３を設ける。このフィールドプ
レートは数十〜数百Ｖの耐圧を得る為に設けられている
。その上に窒化膜で保護膜１４が覆うように設けられて
いる。
層配線によりコレクタフィールドプレート１２とエミッ
タフィールドプレート１３を設ける。このフィールドプ
レートは数十〜数百Ｖの耐圧を得る為に設けられている
。その上に窒化膜で保護膜１４が覆うように設けられて
いる。
第２図は本発明の第２の実施例の半導体チップの断面図
であり、本発明をラテラルサイリスタに適用した場合を
示している。
であり、本発明をラテラルサイリスタに適用した場合を
示している。
水弟２の実施例の第１の実施例と異なる点は、コレクタ
領域３をｎゲート拡散層３１．エミッタ領域４をアノー
ド拡散層４１．ベース拡散層５をｎゲート拡散層５１と
名称を変えている点と、ｎゲート拡散層３１内にカソー
ド拡散層１５を設けている点である。
領域３をｎゲート拡散層３１．エミッタ領域４をアノー
ド拡散層４１．ベース拡散層５をｎゲート拡散層５１と
名称を変えている点と、ｎゲート拡散層３１内にカソー
ド拡散層１５を設けている点である。
この第２の実施例でもチャンネルストッパー１０が設け
られており、ｎゲート電極８１に接続されている。この
ような構造をとるとｎゲート拡散層３１から伸びる空乏
層９は、チャンポルス１〜ツバ−１０により伸長せず、
ベース幅Ｗ２が狭くなることはない。従ってアノードＰ
ゲートｎゲートによって構成されるラテラルＰＮＰ
Ｔｒのｈｐｇが大きくなることはない。
られており、ｎゲート電極８１に接続されている。この
ような構造をとるとｎゲート拡散層３１から伸びる空乏
層９は、チャンポルス１〜ツバ−１０により伸長せず、
ベース幅Ｗ２が狭くなることはない。従ってアノードＰ
ゲートｎゲートによって構成されるラテラルＰＮＰ
Ｔｒのｈｐｇが大きくなることはない。
以上説明したように本発明は、半導体装置であるラテラ
ルトランジスタのエミッタあるいはベース領域に接続さ
れた金属膜をコレクタ７工ミツタ間上に絶縁膜を介して
設けることにより、コレクタとエミッタ間に数十Ｖ以上
の電圧を印加した際にモールド樹脂材の分極等による負
電界がコレクタ、エミッタ同上の絶縁膜に印加されるの
を防ぎ、実効的にコレクタとエミッタ間のバスが短くな
ることがないので、安定したｈＦＥをもつラテラルトラ
ンジスタが得られる効果がある。
ルトランジスタのエミッタあるいはベース領域に接続さ
れた金属膜をコレクタ７工ミツタ間上に絶縁膜を介して
設けることにより、コレクタとエミッタ間に数十Ｖ以上
の電圧を印加した際にモールド樹脂材の分極等による負
電界がコレクタ、エミッタ同上の絶縁膜に印加されるの
を防ぎ、実効的にコレクタとエミッタ間のバスが短くな
ることがないので、安定したｈＦＥをもつラテラルトラ
ンジスタが得られる効果がある。
またサイリスタの場合も同様に、ｎゲートに接続した金
属膜をアノードとｐゲート同上に絶縁膜を介して設ける
ことにより、ｎゲートに流れる微少リーク電流が増幅さ
れてアノードとカソード間のリーク電流が増大すること
を防ぎ、安定した耐圧のラテラルサイリスタが得られる
。
属膜をアノードとｐゲート同上に絶縁膜を介して設ける
ことにより、ｎゲートに流れる微少リーク電流が増幅さ
れてアノードとカソード間のリーク電流が増大すること
を防ぎ、安定した耐圧のラテラルサイリスタが得られる
。
第１図および第２図は本発明の第１および第２の実施例
の断面図、第３図は従来例の断面図である。 １・・・ｎ型半導体基板、２・・・絶縁膜、３・・・コ
レクタ領域、４・・・エミッタ領域、５・・・ベース拡
散層、６・・・コレクタ電極、７・・・エミッタ電極、
８・・・ベース電極、９・・・空乏層、１０・・・チャ
ンネルストッパ１１・・・層間絶縁膜、１２・・・コレ
クタフィールドプレート、１３・・・エミッタフィール
ドプレート、１４・・・保護膜、１５・・・カソード拡
散層、１６・・カソード電極、１７・・・カソードフィ
ールドプレート、３１・・・ｎゲート拡散層、４１・・
・アノード拡散層、５１・・・ｎゲート拡散層、６１・
・・ｐゲート電極、７１・・・アノード電極、８１・・
・ｎゲート電極、１２１・・・ｐゲートフィールドプレ
ート。
の断面図、第３図は従来例の断面図である。 １・・・ｎ型半導体基板、２・・・絶縁膜、３・・・コ
レクタ領域、４・・・エミッタ領域、５・・・ベース拡
散層、６・・・コレクタ電極、７・・・エミッタ電極、
８・・・ベース電極、９・・・空乏層、１０・・・チャ
ンネルストッパ１１・・・層間絶縁膜、１２・・・コレ
クタフィールドプレート、１３・・・エミッタフィール
ドプレート、１４・・・保護膜、１５・・・カソード拡
散層、１６・・カソード電極、１７・・・カソードフィ
ールドプレート、３１・・・ｎゲート拡散層、４１・・
・アノード拡散層、５１・・・ｎゲート拡散層、６１・
・・ｐゲート電極、７１・・・アノード電極、８１・・
・ｎゲート電極、１２１・・・ｐゲートフィールドプレ
ート。
Claims (2)
- （１）一導電型半導体基板に形成された逆導電型の第１
および第２の領域と一導電型の高濃度不純物を含む第３
の領域と、前記半導体基板上に形成された絶縁膜と、前
記絶縁膜に設けられた開口部を介し前記第１、第２およ
び第３の領域に接続する電極配線とを有する半導体装置
において、前記第１の領域と第２の領域間の前記絶縁膜
上に、前記第１の領域または第３の領域に接続された配
線を設けたことを特徴とする半導体装置。 - （２）一導電型半導体基板に形成された逆導電型の第１
および第２の領域と一導電型の高濃度不純物を含む第３
の領域と、前記半導体基板上に形成された絶縁膜と、前
記絶縁膜に設けられた開口部を介し前記第１、第２およ
び第３の領域に接続する電極配線とを有する半導体装置
において、前記 Ｉ第１の領域内に一導電型の拡散領域
とこの拡散領域に接続する電極配線とこの電極配線に接
続するフィールドプレートを設けたことを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1260412A JPH03120830A (ja) | 1989-10-04 | 1989-10-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1260412A JPH03120830A (ja) | 1989-10-04 | 1989-10-04 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03120830A true JPH03120830A (ja) | 1991-05-23 |
Family
ID=17347571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1260412A Pending JPH03120830A (ja) | 1989-10-04 | 1989-10-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03120830A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5610435A (en) * | 1992-12-28 | 1997-03-11 | Canon Kabushiki Kaisha | Semiconductor device having an electrode which controls a surface state of the base area for minimizing a change of the D.C. amplification ratio |
| JP2010021412A (ja) * | 2008-07-11 | 2010-01-28 | Oki Semiconductor Co Ltd | 半導体サイリスタ装置 |
-
1989
- 1989-10-04 JP JP1260412A patent/JPH03120830A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5610435A (en) * | 1992-12-28 | 1997-03-11 | Canon Kabushiki Kaisha | Semiconductor device having an electrode which controls a surface state of the base area for minimizing a change of the D.C. amplification ratio |
| JP2010021412A (ja) * | 2008-07-11 | 2010-01-28 | Oki Semiconductor Co Ltd | 半導体サイリスタ装置 |
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