JPH04127574A - 縦型絶縁ゲート電界効果トランジスタ - Google Patents
縦型絶縁ゲート電界効果トランジスタInfo
- Publication number
- JPH04127574A JPH04127574A JP24909690A JP24909690A JPH04127574A JP H04127574 A JPH04127574 A JP H04127574A JP 24909690 A JP24909690 A JP 24909690A JP 24909690 A JP24909690 A JP 24909690A JP H04127574 A JPH04127574 A JP H04127574A
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- 239000004065 semiconductor Substances 0.000 claims abstract description 20
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- 229920005591 polysilicon Polymers 0.000 abstract description 28
- 239000012535 impurity Substances 0.000 abstract description 7
- 238000009792 diffusion process Methods 0.000 abstract description 4
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は縦型絶縁ゲート電界効果トランジスタに関し、
特にゲート電極の構造に関する。
特にゲート電極の構造に関する。
従来、縦型絶縁ゲート電界効果トランジスタは、半導体
基板上に絶縁膜を介してゲート電極を形成し、さらにこ
の上に絶縁膜を介してソース電極を形成している。すな
わち、第３図に示すように、Ｎ型半導体基板１にＰ型ベ
ース領域２を形成し、このＰ型ベース領域２内にＮ型ソ
ース領域３を形成している。また、半導体基板１の表面
露出部に絶縁膜４を介してゲート電極５を形成し、さら
にこの上に層間絶縁膜６を介してＰ型ベース領域２およ
びＮ型ソース領域３に接するように、ソース電極７を形
成している。また、半導体基板１の裏面にドレイン電極
８を設けている。
基板上に絶縁膜を介してゲート電極を形成し、さらにこ
の上に絶縁膜を介してソース電極を形成している。すな
わち、第３図に示すように、Ｎ型半導体基板１にＰ型ベ
ース領域２を形成し、このＰ型ベース領域２内にＮ型ソ
ース領域３を形成している。また、半導体基板１の表面
露出部に絶縁膜４を介してゲート電極５を形成し、さら
にこの上に層間絶縁膜６を介してＰ型ベース領域２およ
びＮ型ソース領域３に接するように、ソース電極７を形
成している。また、半導体基板１の裏面にドレイン電極
８を設けている。
（発明が解決しようとする課題〕
この従来の縦型絶縁ゲート電界効果トランジスタでは、
ゲート電極５上に形成される層間絶縁膜６は通常化学的
気相成長法によって形成されるため、熱拡散で形成され
るゲート電極５の下側の絶縁膜４に比べて構造が粗にな
り易い。このため、層間絶縁膜６の粗の部分における耐
圧が低く、この粗の部分を通してゲート電極５とソース
電極７とが短絡し易くなるという問題がある。
ゲート電極５上に形成される層間絶縁膜６は通常化学的
気相成長法によって形成されるため、熱拡散で形成され
るゲート電極５の下側の絶縁膜４に比べて構造が粗にな
り易い。このため、層間絶縁膜６の粗の部分における耐
圧が低く、この粗の部分を通してゲート電極５とソース
電極７とが短絡し易くなるという問題がある。
本発明の目的は、ゲート電極とソース電極との短絡を防
止した縦型絶縁ゲート電界効果トランジスタを提供する
ことにある。
止した縦型絶縁ゲート電界効果トランジスタを提供する
ことにある。
本発明の縦型絶縁ゲート電界効果トランジスタは、ゲー
ト電極としての第一の導電膜上に高抵抗の半導体膜を形
成し、この上に絶縁膜を介して第二の導電膜を形成した
構成としている。
ト電極としての第一の導電膜上に高抵抗の半導体膜を形
成し、この上に絶縁膜を介して第二の導電膜を形成した
構成としている。
この場合、高抵抗の半導体膜は第一の導電膜の側面をも
覆うように形成することが好ましい。
覆うように形成することが好ましい。
本発明によれば、ゲート電極としての第一導電膜を高抵
抗の半導体膜で覆うため、絶縁膜を通して第一の導電膜
と第二の導電膜とが電気的に短絡することが防止できる
。
抗の半導体膜で覆うため、絶縁膜を通して第一の導電膜
と第二の導電膜とが電気的に短絡することが防止できる
。
次に、本発明を図面を参照して説明する。
第１図は本発明の第１実施例の要部の断面図であり、Ｎ
型半導体基板１にＰ型ベース領域２を形成し、このＰ型
ベース領域２内にＮ型ソース領域３を形成している。ま
た、半導体基板１の表面露出部に絶縁膜４を介してゲー
ト電極５を形成している。このゲート電極５は２層構造
をしており、不純物拡散により低抵抗化した低抵抗ポリ
シリコン膜９と、この上に不純物を殆ど含まない高抵抗
ポリシリコン膜ｌＯとで構成されている。この場合、低
抵抗ポリシリコン膜９の比抵抗は、１００ｍ以下である
のに対し、高抵抗ポリシリコン膜１０の比抵抗は、１０
’Ωｃｍ以上になっている。
型半導体基板１にＰ型ベース領域２を形成し、このＰ型
ベース領域２内にＮ型ソース領域３を形成している。ま
た、半導体基板１の表面露出部に絶縁膜４を介してゲー
ト電極５を形成している。このゲート電極５は２層構造
をしており、不純物拡散により低抵抗化した低抵抗ポリ
シリコン膜９と、この上に不純物を殆ど含まない高抵抗
ポリシリコン膜ｌＯとで構成されている。この場合、低
抵抗ポリシリコン膜９の比抵抗は、１００ｍ以下である
のに対し、高抵抗ポリシリコン膜１０の比抵抗は、１０
’Ωｃｍ以上になっている。
この場合、低抵抗ポリシリコン膜９と高抵抗ポリシリコ
ン膜１０は、同一のポリシリコン成長工程において添加
する不純物の濃度を段階的に低減することで容易に形成
することができる。
ン膜１０は、同一のポリシリコン成長工程において添加
する不純物の濃度を段階的に低減することで容易に形成
することができる。
そして、このゲート電極５上に層間絶縁膜６を形成し、
この上にＰ型ベース領域２およびＮ型ソース領域３に接
するように、ソース電極７を形成している。また、半導
体基板１の裏面にドレイン電極８を設けている。
この上にＰ型ベース領域２およびＮ型ソース領域３に接
するように、ソース電極７を形成している。また、半導
体基板１の裏面にドレイン電極８を設けている。
この構成によれば、層間絶縁膜６を化学的気相成長法に
より形成し、その密度が粗の場合でも、本来のゲート電
極としての低抵抗ポリシリコン膜９とソース電極７との
間には、１０−Ωｃｍ以上の高抵抗のポリシリコン膜１
０が介在されているため、この高抵抗ポリシリコン１ｆ
ｌｉ！１０とソース電極７とが短絡された場合でも、実
効的にトランジスタの動作に影響を与えることは殆どな
い。
より形成し、その密度が粗の場合でも、本来のゲート電
極としての低抵抗ポリシリコン膜９とソース電極７との
間には、１０−Ωｃｍ以上の高抵抗のポリシリコン膜１
０が介在されているため、この高抵抗ポリシリコン１ｆ
ｌｉ！１０とソース電極７とが短絡された場合でも、実
効的にトランジスタの動作に影響を与えることは殆どな
い。
第２図は本発明の第２実施例の要部の断面図である。こ
の実施例では、低抵抗ポリシリコン膜９の端部における
側面を覆うように高抵抗ポリシリコン膜１２を設け、こ
の側面を通してソース電極と低抵抗ポリシリコン膜９と
が短絡するのを防止している。
の実施例では、低抵抗ポリシリコン膜９の端部における
側面を覆うように高抵抗ポリシリコン膜１２を設け、こ
の側面を通してソース電極と低抵抗ポリシリコン膜９と
が短絡するのを防止している。
すなわち、通常の縦型絶縁ゲート電界効果トランジスタ
を製造する工程では、ベース領域２及びソース領域３を
形成した後に、ベース領域２とソース電極７とのオーミ
ックコンタクトを得るために、通常ベース領域２の不純
物濃度（約Ｉ ＸＩＯ”１／ｃｍ３）より高濃度（約Ｉ
ＸＩＯ”１／ｃ＋ｗ” ）のコンタクト領域１’ｌを
形成している。そして、この際に不純物を部分拡散する
マスク材としてポリシリコンとフォトレジストを用いて
いるが、このポリシリコンに高抵抗ポリシリコンを使用
し、かつ部分拡散を行った後にこの高抵抗ポリシリコン
残すことで、前記高抵抗ポリシリコン膜１２および高抵
抗ポリシリコン膜１０を一体的に形成することが可能と
なる。
を製造する工程では、ベース領域２及びソース領域３を
形成した後に、ベース領域２とソース電極７とのオーミ
ックコンタクトを得るために、通常ベース領域２の不純
物濃度（約Ｉ ＸＩＯ”１／ｃｍ３）より高濃度（約Ｉ
ＸＩＯ”１／ｃ＋ｗ” ）のコンタクト領域１’ｌを
形成している。そして、この際に不純物を部分拡散する
マスク材としてポリシリコンとフォトレジストを用いて
いるが、このポリシリコンに高抵抗ポリシリコンを使用
し、かつ部分拡散を行った後にこの高抵抗ポリシリコン
残すことで、前記高抵抗ポリシリコン膜１２および高抵
抗ポリシリコン膜１０を一体的に形成することが可能と
なる。
この高抵抗ポリシリコン膜１２を設けることで、第１の
実施例よりさらにソース電極７とゲート電極５との実効
的短絡を防止することができる。
実施例よりさらにソース電極７とゲート電極５との実効
的短絡を防止することができる。
以上説明したように本発明は、ゲート電極としての第一
の導電膜上に高抵抗の半導体膜を形成し、この上に絶縁
膜を介して第二の導電膜を形成しているので、第一導電
膜を高抵抗の半導体膜が覆うことになり、絶縁膜を通し
て第一の導電膜と第二の導電膜との実効的な短絡を防止
することができる。
の導電膜上に高抵抗の半導体膜を形成し、この上に絶縁
膜を介して第二の導電膜を形成しているので、第一導電
膜を高抵抗の半導体膜が覆うことになり、絶縁膜を通し
て第一の導電膜と第二の導電膜との実効的な短絡を防止
することができる。
また、高抵抗の半導体膜は第一の導電膜の側面をも覆う
ことで、第一の導電膜の端部側面における第二の導電膜
との短絡もを防止することができる。
ことで、第一の導電膜の端部側面における第二の導電膜
との短絡もを防止することができる。
第１図は本発明の第１実施例の要部の断面図、第２図は
本発明の第２実施例の要部の断面図、第３図は従来の縦
型絶縁ゲート電界効果トランジスタの一部の断面図であ
る。 １・・・Ｎ型半導体基板、２・・・Ｐ型ベース領域、３
・・・Ｎ型ソース領域、４・・・絶縁膜、５・・・ゲー
ト電極、６・・・絶縁膜、７・・・ソース電極、８・・
・ドレイン電極、９・・・低抵抗ポリシリコン膜、１０
・・・高抵抗ポリシリコン膜、１１・・・コンタクト領
域、１２・・・高抵抗ポリシリコン膜。 第 図 第２ 図
本発明の第２実施例の要部の断面図、第３図は従来の縦
型絶縁ゲート電界効果トランジスタの一部の断面図であ
る。 １・・・Ｎ型半導体基板、２・・・Ｐ型ベース領域、３
・・・Ｎ型ソース領域、４・・・絶縁膜、５・・・ゲー
ト電極、６・・・絶縁膜、７・・・ソース電極、８・・
・ドレイン電極、９・・・低抵抗ポリシリコン膜、１０
・・・高抵抗ポリシリコン膜、１１・・・コンタクト領
域、１２・・・高抵抗ポリシリコン膜。 第 図 第２ 図
Claims (1)
- 【特許請求の範囲】 １、第一導電型の半導体基板に第二導電型のベース領域
を有し、このベース領域内に第一導電型のソース領域を
有し、前記ベース領域の半導体基板の露出部に絶縁膜を
介してゲート電極としての第一の導電膜を有し、この第
一の導電膜上に絶縁膜を介して前記ソース領域に接続さ
れる第二の導電膜を有する縦型絶縁ゲート電界効果トラ
ンジスタにおいて、前記第一導電膜上に高抵抗の半導体
膜を形成したことを特徴とする縦型絶縁ゲート電界効果
トランジスタ。 ２、高抵抗の半導体膜は第一の導電膜の側面をも覆うよ
うに形成してなる特許請求の範囲第１項記載の縦型絶縁
ゲート電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24909690A JPH04127574A (ja) | 1990-09-19 | 1990-09-19 | 縦型絶縁ゲート電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24909690A JPH04127574A (ja) | 1990-09-19 | 1990-09-19 | 縦型絶縁ゲート電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04127574A true JPH04127574A (ja) | 1992-04-28 |
Family
ID=17187917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24909690A Pending JPH04127574A (ja) | 1990-09-19 | 1990-09-19 | 縦型絶縁ゲート電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04127574A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5894144A (en) * | 1996-10-31 | 1999-04-13 | Akebono Brake Industry Co., Ltd., | Semiconductor acceleration sensor |
| US5962789A (en) * | 1996-10-14 | 1999-10-05 | Akebono Brake Industry Co., Ltd. | Semiconductor acceleration sensor using semiconductor microworking technology |
| US5987988A (en) * | 1996-08-05 | 1999-11-23 | Akebono Brake Industry Co., Ltd. | Acceleration sensor and method for manufacturing thereof |
| JP2008091373A (ja) * | 2006-09-29 | 2008-04-17 | Mitsubishi Electric Corp | 電力用半導体装置 |
-
1990
- 1990-09-19 JP JP24909690A patent/JPH04127574A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5987988A (en) * | 1996-08-05 | 1999-11-23 | Akebono Brake Industry Co., Ltd. | Acceleration sensor and method for manufacturing thereof |
| US5962789A (en) * | 1996-10-14 | 1999-10-05 | Akebono Brake Industry Co., Ltd. | Semiconductor acceleration sensor using semiconductor microworking technology |
| US5894144A (en) * | 1996-10-31 | 1999-04-13 | Akebono Brake Industry Co., Ltd., | Semiconductor acceleration sensor |
| JP2008091373A (ja) * | 2006-09-29 | 2008-04-17 | Mitsubishi Electric Corp | 電力用半導体装置 |
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