JPH0312097A - 不揮発性ｄｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、動作時にはＤＲＡＭ　（ダイナミック・ラン
ダム・アクセス・メモリ）、そして待機時にはＥＥＰＲ
ＯＭ　（エレクトリカリ・イレーザブル・アンド・プロ
グラマブル・リード・オンリ・メモリ）のようにデータ
を保持する不揮発性ＤＲＡＭに関し、例えばフロッピー
ディスクなどに置き換えるための電子ファイルに適用し
て有効な技術に関するものである。

〔従来技術〕

メモリカードもしくはＩＣカード化して電子ファイルに
適用するような半導体集積回路においては、比較的アク
セスタイムが短かく、且つ電源遮断時にもデータを保持
する機能が要求される。このような要求を満足するもの
として、例えば、データを頻繁に書き換えるときはＲＡ
Ｍとして動作し、電源遮断時などにはデータを不揮発性
記憶素子に退避させる機能を持った不揮発性ＲＡＭを採
用することができる。

従来の不揮発性ＲＡＭは、スタティックＲＡＭにおける
スタティックメモリセルに、ＥＥＰＲＯＭにおける不揮
発性記憶素子を組合わせたメモリセル構造を持ち、例え
ばフリップフロップを用いたスタティックメモリセルの
一対の記憶ノードに、分離用トランジスタやＭＮＯＳト
ランジスタを直列接続して構成される。斯るメモリセル
構造において、フリップフロップが保持する情報をＭＮ
ＯＳトランジスタに退避させる場合には、一対のＭＮＯ
Ｓトランジスタを消去状態にした後、当該フリップフロ
ップの一対の記憶ノードの相補レベルに従って一方のＭ
ＮＯＳ　トランジスタを書き込み状態に制御する。

尚、上記不揮発性ＳＲＡＭについて記載された文献の例
としては昭和５８年１１月２８日株式会社サイエンスフ
ォーラム発行の「超ＬＳＩハンドブック」第３２８頁〜
第３３０頁がある。

〔発明が解決しようとする課題〕

しかしながら、従来の不揮発性ＲＡＭではスタティック
メモリセルを含む関係上、その部分に６〜８個のトラン
ジスタが必要になり、この点において集積度もしくは記
憶容量を増そうとしても限界があった。そこで、本発明
者はスタティックメモリセル部分の代わりにダイナミッ
ク型メモリセル構造を採用することを検討したが、さら
にその場合には、構造の比較的簡単な不揮発性記憶素子
を採用することが高集化を図る上で有利なことを見出し
た。

本発明の目的は、集積度もしくは記憶容量を向上させる
上において最適な不揮発性ＤＲＡＭを提供することにあ
る。

本発明の前記ならびにそのほかの目的と新規な特徴は本
明細書の記述並びに添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、第１選択トランジスタ及び蓄積容量素子によ
って構成されるダイナミック型メモリセル部分の、当該
蓄積容量の一方の電極に、ＭＮ。

Ｓ型トランジスタと第２選択トランジスタを直列接続し
たメモリセル構造を採用し、その第２！！択トランジス
タをカットオフ状態にしたＤＲＡＭモードと、ダイナミ
ック型メモリセル部分がダイナミックに保有する情報に
応じてＭＮＯ３型トランジスタを書き換えるプログラム
モードと、ダイナミック型メモリセル部分を初期化した
後にオン状態の第２選択トランジスタを通し、ＭＮＯＳ
型トランジスタのプログラム状態に従って蓄積容量素子
を充電又は放電させる転送モードとを選択的に実行させ
る制御部を設けて不揮発性ＤＲＡＭを構成するものであ
る。

上記転送モードの動作効率を向上させるには、ダイナミ
ック型メモリセル部分に対する初期化と第２ａ択トラン
ジスタを通した充電又は放電動作とを全てのメモリセル
に対して同時に行うようにするとよい。

また、上記プログラムモードの動作効率を向上させるに
は、ワード線を共有する複数のメモリセル単位で書き換
え制御を行うようにするとよい。

その場合に、ワード線を順次選択するためのアドレスを
生成可能なアドレスカウンタを内蔵させると、このアド
レスカウンタは、プログラムモードの他に、ＤＲＡＭモ
ードにおけるリフレッシュアドレスの生成にも兼用可能
になる。

〔作　用〕

上記した手段によれば、スタティックメモリセル部分に
代えてダイナミック型メモリセル部分を採用することは
、メモリセル構成用素子数を低減するように作用し、ま
た不揮発性記憶素子としてＭＮＯ３型トランジスタを採
用することは、横方行の構造が比較的複雑なＦＬＯＴＯ
Ｘ　（フローティングゲート・トンネル・オキサイド）
型トランジスタに比らべて不揮発性記憶素子の構造を簡
素化するように作用し、これによって、不揮発性ＲＡＭ
の高集積化もしくは大記憶容量化を達成するものである
。

〔実　施　例〕

第４図には本発明の一実施例である不揮発性ＤＲＡＭの
全体的なブロック図が示される。同図に示される不揮発
性ＤＲＡＭは、特に制限されないが、公知の半導体集積
回路製造技術によってシリコンのような１つの半導体基
板に形成される。

第４図に示される不揮発性ＤＲＡＭは、特に制限されな
いが、Ｎチャンネルシリコソゲ−８ＭＮＯＳ型の不揮発
性メモリセル部分と、ダイナミック型メモリセル部分と
によって個々のメモリセルが木カ成され、それらメモリ
セルを複数個マトリクス配置して成るメモリセルアレイ
１を有する。

ここで先ず上記メモリセル構造の一例を説明する。

このメモリセルＭＣは、特に制限されないが、第１図に
示されるように、１トランジスタ型のダイナミックメモ
リセル同様にＮチャンネル型選択ＭＯ８ＦＥＴＱ２と、
蓄積容量素子Ｃｓとを直列接続したダイナミック型メモ
リセル部分と、上記蓄積容量素子Ｃｓの一方の電極にシ
リコンゲートＮチャンネル型のＭＮＯＳトランジスタＱ
１とＮチャンネル型選択ＭＯ３ＦＥＴＱ３とを直列接続
した不揮発性メモリセル部分とを備えて構成される。メ
モリセルアレイ１を構成する全てのメモリセルは、特に
制限されないが、第２図のようにＮ型半導体基板３０に
設けられたＰ型ウェル領域３１に形成されている。上記
ＭＮＯ３型トランジスタＱ１は、そのＰ型ウェル領域の
上に積層されたＳｉＯ，ｔ’成る酸化膜３２、Ｓｉ３Ｎ
４で成るシリコンナイトライド膜３３、及びポリシリコ
ンＭ３４を備え、Ｎ十拡散領域３５．３６をソース・ド
レイン領域として構成される。上記選択ＭＯ３ＦＥＴＱ
２は、Ｓ　ｉ　Ｏ２で成る酸化膜３２即ちゲート酸化膜
の上にゲート電極を構成するポリシリコンｆｆ３７を備
え、Ｎ＋拡散領域３８．３９をソース・ドレイン領域と
して構成される。蓄積容量素子Ｃｓは、積層された酸化
膜３２とシリコンナイトライド膜４０を誘電体膜とし、
その上に形成されたポリシリコンＷｊ４１を一方の電極
とし、その下に形成された上記Ｎ１拡散領域３６，３８
及びその間に配置されたＮ−拡散領域４２を他方の電極
として構成される。上記選択ＭＯ８ＦＥＴＱ３は、ゲー
ト酸化膜として機能する酸化膜３２の上にゲート電極を
構成するポリシリコン層４３を備え、Ｎ十拡散領域４４
．３５をソース・ドレイン領域として構成される。上記
Ｎ＋拡散領域３９は、コンタクトホールを介してアルミ
ニウム層４５にオーミックコンタクトされ、またＮ＋拡
散層４４はアルミニウムＮ４６にオーミックコンタクト
されている。尚、酸化膜３２の上表面にはＨＬＤ層４７
及びＰＳＧ層４８が被着されている。

上記メモリセルＭＣは、特に制限されないが、折り返し
ビット線方式のＤＲＡＭ同様、一対の相補ビット、％１
ＢＬｉ、ＢＬｉに対して交互に選択ＭＯ８ＦＥＴＱ２の
ソース・ドレイン電極が結合されている。また、他方の
選択ＭＯ８ＦＥＴＱ３のドレイン電極には、ＭＮＯ３型
トランジスタＱ１に対する書き込み阻止や蓄積容量素子
Ｃｓに充電電荷を供給するための電圧が与えられる制御
線Ｓｉが列毎に共通接続されている。上記選択ＭＯ３Ｆ
ＥＴＱ２のゲート電極は、代表的に示されたワード線Ｗ
ｉ、Ｗｊに行方向毎に結合され、ＭＮＯＳ型トランジス
タのゲート電極は代表的に示された書き換え制御線Ｇｉ
、Ｇｊに行方向ごとに結合され、また他方の選択ＭＯ８
ＦＥＴＱ３のゲート電極は代表的に示された切り換え制
御線Ｔｉ、Ｔｊに行方向毎に結合されている。

斯るメモリセル構造をもつ本実施例の不揮発性ＤＲＡＭ
は、全ての選択ＭＯＳＦＥＴＱ３をカットオフ状態にし
たＤＲＡＭモードと、蓄積容量素子Ｃｓに蓄えられてい
る電荷量に応じてＭＮＯＳ型トランジスタＱ１を書き換
えるプログラムモードと、蓄積容量素子Ｃｓを放電させ
た後に選択ＭＯ８ＦＥＴＱ３を通して与えられる充電電
荷をＭＮＯＳ型トランジスタＱ１のプログラム状態に応
じて選択的に蓄積容量素子Ｃｓに与える転送モードとを
選択的に行い得るようになっている。

ここで、不揮発性ＤＲＡＭの構成を説明する前に上記各
動作モードについて説明する。

ＤＲＡＭモードでは全てのメモリセルＭＣの選択ＭＯ３
ＦＥＴＱ３がカットオフされる。したがって、ＭＮＯＳ
型トランジスタＱ１のプログラム状態に拘わらず蓄積容
量素子Ｃｓは制御線Ｓｉから切り離され、これによって
メモリセルＭＣは等測的にダイナミック型メモリセルに
なる。このときメモリセルは、論理「１」又は論理「Ｏ
」のメモリセルデータを蓄積容量素子Ｃ５の充電電荷量
の相違によって区別し得るようにダイナミックに保持す
る。特に制限されないが、本実施例では、蓄積容量素子
Ｃｓの充電状態に応するメモリセルデータを論理「１」
、その放電状態に応するメモリセルデータを論理「０」
とする。

プログラムモードでは、ＥＥＰＲＯＭ同様、ＭＮＯＳ型
トランジスタＱ１に対する消去動作と書き込み動作が行
われ、これによって、蓄積容量素子Ｃ５が保有する電荷
情報がＭＮＯ３型トランジスタＱ１のプログラム状態と
して退避される。例えば、メモリセルＭＣの蓄積容量素
子Ｃｓが保有するメモリセルデータを相補ビット線に読
み出して後述するセンスアンプでラッチし、次いでＭＮ
ＯＳ型トランジスタＱ１を消去し、その後に、センスア
ンプにラッチされている論理「０」のデータに応するメ
モリセルに対して書き込みが行われ、論理「１」のデー
タに応するメモリセルに対しては書き込みが阻止される
。この動作は、ワード線を共有する一行分の複数のメモ
リセル単位で行われるようになっている。

このプログラムモードにおける電圧条件の一例は第３図
に示される。

消去動作では、特に制限されないが、選択された書き換
え制御線Ｇｉに書き換え用電圧−ＶＰＰが印加されると
共に、ウェル領域に電源電圧Ｖｄｄが印加され、これに
よって得られる電界の作用によって正孔がウェル領域３
１から酸化膜３２とシリコンナイトライド膜３３との界
面近傍のトラップ領域に注入されて、ＭＮＯＳ型トラン
ジスタＱ１のしきい値電圧が接地電位Ｖｓｓよりも小さ
な値にされ、所謂デプレション型になる。

書き込み動作では、特に制限されないが１選択的に書き
換え制御線Ｇｉに電源電圧Ｖｄｄが印加されると共に、
ウェル領域３１に書き換え用高電圧−ＶｐＰが印加され
、これによって得られる電界の作用によって電子がウェ
ル領域３１から酸化膜３２とシリコンナイトライド膜３
３との界面近傍のトラップ領域に注入されて、ＭＮＯ３
型トランジスタＱ１のしきい値電圧が接地電位Ｖｓｓよ
りも大きな値にされ、所謂エンハンスメント型になる。

このとき、制御線Ｓｉに電ｇ電圧Ｖｄｄが印加されてい
る場合には、ＭＮＯＳ型トランジスタＱ１のチャンネル
領域に拡がる空乏層によって電子の注入が阻止されるこ
とにより、当該ＭＮＯＳ型トランジスタＱ１に対する書
き込みが阻止される。

上記転送モードでは、ＭＮＯＳ型トランジスタＱ１のプ
ログラム状態として退避されたメモリセルデータを蓄積
容量素子Ｃｓに戻すための放電動作と充電動作が行われ
る。この充放ｆＩ！動作動作層圧条件の一例は第３図に
示されている。最初に全てのメモリセルＭＣの選択ＭＯ
５ＦＥＴＱ２がターンオンされると共に全てのビット線
が接地電位Ｖｓｓ強制され、これによって全ての蓄積容
量素子Ｃｓを放電状態に初期化する放電動作が完了され
る６次いで、全ての選択ＭＯ８ＦＥＴＱ３がオン状態に
制御されると共に全ての制御ｌ５Ｓｉが電源電圧Ｖｄｄ
に強制される。このとき、書き換え制御線Ｇｉは接地電
位Ｖｓｓにされているため、エンハンスメント型にプロ
グラムされているＭＮＯＳ型トランジスタＱ１を含むメ
モリセルＭＣの蓄積容量素子Ｃｓは放電状態を保って論
理「０」のメモリセルデータを保有し、一方、デプレシ
ョン型にプログラムされているＭＮＯＳ型トランジスタ
Ｑ１を含むメモリセルＭＣの蓄積容量素子Ｃ５は電源電
圧Ｖｄｄに充電されて論理「１」のメモリセルデータを
保有することになる。

上記各種動作モードは、タイミング制御回路１１に供給
される外部制御信号、即ちローアドレスストローブ信号
ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ、ライト
イネーブル信号ＷＥ、及びデータトランスファ信号ＤＴ
のレベルの組合わせ状態によって決定される。例えばロ
ーアドレスストローブ信号ＲＡＳがローレベルにアサー
トされてチップ選択状態にされたとき、データトランス
ファ信号ＤＴがハイレベルにネゲートされている状態で
は、ＤＲＡＭモードにされる。このＤＲＡＭモードにお
いてライトイネーブル信号ＷＥがローレベルにアサート
されることにより外部からメモリセルＭＣへのデータの
書き込みが指示され、ライトイネーブル信号ＷＥがハイ
レベルにネゲートされることによりメモリセルデータの
外部への読み出しが指示される。データトランスファ信
号ＤＴがローレベルにアサートされた後にライトイネー
ブル信号ＷＥがローレベルにアサートされるとプログラ
ムモードが指示され、これによってタイミング制御回路
１１は、プログラムモード信号φｐをワンショットパル
ス変化させて書き換え制御回路１２に与える。書き換え
制御回路１２にはそのワンショットパルスを受けてセッ
ト状態にされるマスク・スレーブ形式のフリップフロッ
プを有し、このフリップフロップがセット状態にされる
ことにより書き換え制御回路１２は、プログラムモード
を実行させるための各種制御信号を生成する。メモリセ
ルアレイ１に含まれる全てのメモリセルＭＣに対するプ
ログラム動作が終了されると、最後にそのフリップフロ
ップがリセットされてプログラムモードが解除される。

また、データトランスファ信号ＤＴがローレベルにアサ
ートされた後にライトイネーブル信号ＷＥがハイレベル
にアサートされると転送モードが指示され、これによっ
てタイミング制御回路１１は、転送モード信号φｔをワ
ンショットパルス変化させて転送制御回路１３に与える
。転送制御回路１３はそのワンショットパルスを受けて
セット状態にされるマスク・スレーブ形式のフリップフ
ロップを有し、このフリップフロップがセット状態にさ
れることにより転送制御回路１３は、転送モードを実行
させるための各種制御信号を生成する。メモリアレイ１
に含まれる全てのメモリセルＭＣに対する転送動作が終
了されると、最後にそのフリップフロップがリセットさ
れて転送モードが解除される。

次に上記各種動作モードを実行するための構成を第４図
に従って説明する。

第４図のメモリセルアレイ１において各メモリセルの選
択ゲート（選択ＭＯ８ＦＥＴＱ２のゲート電極）は行ご
とにワード線Ｗ６〜Ｗｎに結合され、また、各メモリセ
ルのコントロールゲート（Ｍ　Ｎ　ＯＳ型トランジスタ
のＱｌのポリシリコンコントロールゲート電極）は行毎
に書き換え制御線Ｇ。−Ｇｎに結合され、また、選択Ｍ
Ｏ８ＦＥＴＱ３のゲート電極は行毎に切り換え制御線Ｔ
０〜Ｔｎに結合される。また、メモリセルＭＣのデータ
入出力端子は折り返しビット線構造の相補ビット線ＢＬ
、、ＢＬ、　〜ＢＬｎ、ＢＬｎに列毎に結合され、又各
メモリセルの選択ＭＯ３ＦＥＴＱ３は列毎に制御線８０
〜Ｓｎに結合される。

上記ワード線Ｗ０〜Ｗｎは、ローアドレスデコーダ２の
出力端子に結合され、このローアドレスデコーダ２の動
作に従って所定のワード線が選択レベルに駆動されると
、そのワード線に選択端子が結合されている全てのメモ
リセルはビット線ＢＬ０．ＢＬ０〜ＢＬｎ、ＢＬｎに導
通される。尚、相補ビット線ＢＬ、、ＢＬ、〜ＢＬｎ、
ＢＬｎには、待機状態においてそれを電源電圧Ｖｄｄの
半分のレベルにハーフプリチャージするプリチャージ回
路が接続されている。

上記相補ビット線Ｂ　Ｌ、、Ｂ　Ｌ、〜Ｂ　Ｌ　ｎ、Ｂ
　Ｌ　ｎには、一方において１行分のメモリセルＭＣの
数に相当するスタティックラッチを主体とした複数個の
センスアンプを含むセンスアンプアレイ４が結合される
。このセンスアンプアレイ４は、ＤＲＡＭモードにおけ
る書き込み／読み出し動作やリフレッシュ動作時、さら
にはプログラムモードにおける書き換え動作時に、図示
しないセンスアンプタイミング信号により動作状態とさ
れ、例えば、ワード線の選択動作によって一方のビット
線結合されたメモリセルからの微少読み出し電圧と、他
方のビット線が保有している参照電位との電位差を増幅
して、その状態をスタティックに保持する。

また、相補ビット線は、他方においてカラム選択回路５
に結合される。このカラム選択回路５には図示しないカ
ラム選択スイッチが相補ビット線ＢＬ、、ＢＬｌｌ−Ｂ
Ｌｎ、ＢＬｎとｌ対ｌ対応で含まれ、それら図示しない
°カラム選択スイッチの入出力端子は所定の順番に従っ
て例えば８本の相補共通データ線ＣＤ、、　ＣＤ、〜Ｃ
Ｄ、、　ＣＤ、に共通接続される。カラム選択回路５に
含まれる夫々の図示しないカラム選択スイッチは、カラ
ムアドレス信号Ｃａｄｒが供給されるカラムアドレスデ
コーダ６の出力選択信号に基づいてスイッチ制御され、
当該カラムアドレス信号Ｃａｄｒに従って８個を１単位
としてオン動作される。これにより選択的にオン動作さ
れる８個の図示しないカラム選択スイッチに結合されて
いる８本の相補ビット線は夫々相補共通データ線ＣＤｏ
、　ＣＤ、〜ＣＤ、。

ＣＤ、に導通される。

上記相補共通データ線ＣＤ、、　ＣＤ、−ＣＤ７゜ＣＤ
、は、８個のメインアンプＭＡ、−ＭＡ、を介してデー
タ人出力バッファＢＵＦ０〜ＢＵＦ、に結合され、外部
との間で８ビツトのデータＤ０〜Ｄ７を並列的に入出力
可能とされている。

上記書き換え制御線６０〜Ｏｎは第１選択制御回路１０
の出力端子に結合される９この第１選択制御回路１０は
、書き換え制御線Ｇ。−Ｇｎに対し、第３図に基づいて
説明したような電圧条件を動作モードに応じて与える。

即ち、第１選択制御回路１０には、プログラムモードに
おける書き込みサイクルに呼応して書き換え制御回路１
２からアサートされる制御信号φｐ２と、当該動作モー
ドにおいて消去サイクルに呼応して書き換え制御回路１
２からアサートされる制御信号φｐ工と、ローアドレス
信号Ｒａｄｒとが供給され、その第１選択制御回路１ｏ
は、制御信号φＰＬのアサート状態では、ローアドレス
信号Ｒａｄｒに応する１本の書き換え制御線に高電圧−
ＶＰＰを印加し、制御信号φｐ２のアサート状態ではロ
ーアドレス信号Ｒａｄｒに応する１本の書き換え制御線
に電源電圧Ｖｄｄを印加し、その他の状態では全ての書
き換え制御線００〜Ｇｎに接地電位Ｖｓｓを与える。

上記制御線８０〜Ｓｎは第２選択制御回路１４の出力端
子に結合されている。この第２選択制御回路１４は、プ
ログラムモードにおいて消去前にセンスアンプアレイ４
が保持した１行分のデータを、書き込みサイクルに呼応
してアサートされる制御信号φｐ２の指示により取り込
み、取り込んだメモリセルデータの内輪環「１」のメモ
リセルデータに応するメモリセルの制御線を電ｇ電圧Ｖ
ｄｄに、それ以外の制御線を接地電位Ｖｓｓに強制して
、その電源電圧Ｖｄｄが印加されるメモリセルに対して
書き込み阻止を行う。プログラムモードにおける消去サ
イクルで上記制御信号φｐ１がアサートされたときには
、第２制御回路１４は全ての制御線Ｓ０〜Ｓｎを＠原電
圧Ｖｄｄに強制する。転送モードでは、上記転送制御回
路１３から出力される制御信号φｔ２が上記放電動作後
にアサートされると、第２選択制御回路１２は、充電動
作のために全ての制御線Ｓ、〜Ｓｎに電源電圧Ｖｄｄを
供給する。尚、それ以外の状態において全ての制御線８
０〜Ｓｎは接地な位Ｖｓｓに強制されている６ 上記切り換え制御線Ｔ０〜Ｔｎは第３選択制御回路１Ｓ
の出力端子に結合されている。この第３選択制御回路Ｉ
Ｓは、プログラムモードにおける消去サイクルに呼応し
て制御信号φＰ１がアサートされると、そのとき供給さ
れているローアドレス信号Ｒａｄｒに応する１本の切り
替え制御線に電源電圧Ｖｄｄを供給し、当該１本の切り
換え制御線にゲー１へ電極が結合されている一行文全て
の選択ＭＯ８ＦＥＴＱ３をオン状態に制御し、また、プ
ログラムモードにおける書き込みサイクルに呼応して制
御信号φｐ８がアサートされたときにも上記同様ローア
ドレス信号に応する１本の切り換え制御線にゲート電極
が結合されている一行分全ての選択ＭＯ３ＦＥＴＱ３を
オン状態に制御する。

更にこの第３選択制御回路１５は、転送モードにおいて
上記放ｉ？！動作後の充電動作のために制御信号φｔ２
がアサートされると、全ての切り換え制御Ｍ’ｒａ〜Ｔ
ｎに電源電圧Ｖｄｄを供給して全ての選択ＭＯ３ＦＥＴ
Ｑ３をオン動作させる。尚、それら以外の状態において
全ての切り換え制御線Ｔ１〜Ｔｎは接地電位Ｖｓｓに強
制される６上記ローアドレスデコーダ２は、これに供給
されるローアドレス信号Ｒａｄｒをデコードして当該ア
ドレス信号Ｒａｄｒに呼応する１本のワード線を選択レ
ベルとしての電源電圧Ｖｄｄに強制するが、転送モード
の放電動作時、言い換えるなら、制御信号φｔ□がアサ
ートされたときにはローアドレス信号Ｒａｄｒに拘らず
全てのワード線Ｗ１〜Ｗｎを選択レベルとしてのｔｉｔ
）Ｘ電圧Ｖｄｄに駆動し、また、転送モードの充電動作
時に制御信号φｔ２がアサートされたときには全てのワ
ード線Ｗａ〜Ｗｎを非選択レベルとしての接地電位Ｖｓ
Ｓに強制する。

ローアドレスバッファ７は、ローアドレスストローブ信
号ＲＡＳに同期して外部から供給されたアドレス信号Ａ
Ｘを受け、内部相補アドレス信号を形成してマルチプレ
クサ３に供給する。

上記マルチプレクサ３は、ＤＲＡＭモードにおいてはロ
ーアドレスバッファ７から供給されるアドレス信号を選
択し、またそれ以外の動作モードデハアドレスカウンタ
８から供給されるアドレス信号を選択し１選択したもの
をローアドレス信号Ｒａｄｒとして出力する。アドレス
カウンタ８は、ＣＡＳビフォアＲＡＳリフレッシュ方式
による自動リフレッシュに際してリフレッシュアドレス
Ａｒｅｆを順番に生成し、またプログラムモードにおい
ては消去／書き込みのためのローアドレス（以下単にプ
ログラムアドレスとも記す）Ａｐｒｇを順番に生成する
。自動リフレッシュ時におけるアドレスカウンタ８のイ
ンクリメントタイミングはタイミング制御回路１１から
与えられ、プログラムモードにおけるそのインクリメン
トタイミングは書き込み制御口ｙ＆１２から与えられそ
のインクリメントタイミングは書き込み制御回路１２か
ら与えられる６ カラムアドレスバッファ９は、カラムアドレスストロー
ブ信号ＣＡＳに同期して外部から供給されたアドレス信
号ＡＹを受け、内部相補アドレス信号として上記カラム
アドレス信号Ｃａｄｒを形成する。

しょうきメモリセルアレイ１のウェル領域３１に対する
電圧条件はウェルコントローラ１６によって与えられる
。即ち、このウェルコントローラ１６は、書き込みサイ
クルに呼応して制御信号φｐ、がアサートされることに
より、電源電圧Ｖｄｄに代えて書き換え用高電圧−ＶＰ
Ｐを出力する。

上記タイミング発生回路１１は、ローアドレスストロー
ブ信号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ、
ライトイネーブル信号ＷＥ、データトランスファ信号Ｄ
Ｔを受けて、メモリ動作に必要な上記並びにそのほかの
各種内部制御信号を生成する。

次に本実施例の不揮発性ＤＲＡＭの全体的な動作を説明
する。

電源電圧が投入されて不揮発性ＤＲＡＭに転送モードが
設定されると、メモリセルアレイ１に含まれる全ての蓄
積容量素子Ｃｓが相補ビット線ＢＬ０．　Ｂ　Ｌ０〜Ｂ
　Ｌ　ｎ”Ｂ　Ｌ　ｎを介してディスチャージされ、そ
の後で全ての選択ＭＯ８ＦＥＴＱ３がオン状態に制御さ
れて制御線Ｓ、〜Ｓｎから電源電圧Ｖｄｄが供給される
ことにより、蓄積容量素子Ｃｓに対する充電動作が開始
される。このとき、全ての書き換え制御線００〜Ｇｎは
接地電圧Ｖｓｓにされている。したがって、エンハンス
メント型にプログラムされているＭＮＯ３型トランジス
タＱ１はオフ状態にされることにより、これを含むメモ
リセルＭＣの蓄積容量素子Ｃｓは充電されずに論理ｒＯ
Ｊのメモリセルデータを保持する。一方、デプレション
型にプログラムされているＭＮＯ３型トランジスタＱ１
はオン状態にされることにより、これを含むメモリセル
ＭＣの蓄積容量素子Ｃｓは電源電圧Ｖｄｄに充電されて
論理「１」のメモリセルデータを保有することになる。

その後ＤＲＡＭモードが設定されると、不揮発性ＤＲＡ
ＭのメモリセルＭＣは等測的にダイナミック型メモリセ
ルと同様になり、データトランスファ信号ＤＴがネゲー
トされている限り不揮発性ＤＲＡＭは外部との間でリー
ド・ライト可能になる。

電源電圧Ｖｄｄを遮断するときにメモリセルデータを保
存しておく必要がある場合には不揮発性ＤＲＡＭにプロ
グラムモードが設定される。このプログラムモードにお
いて、ＭＮＯ３型トランジスタＱ１に対する消去と書き
込みはワード単位即ちワード線を共有するメモリセル単
位で第１行目から第ｎ行目まで順番に行われる。斯るプ
ログラムモードにより夫々のメモリセルＭＣがダイナミ
ックに保有するメモリセルデータは、ＭＮＯＳ型トラン
ジスタＱ１の消去・書き込み状態に応じて、破壊される
ことなく保存される。

上記実施例によれば以下の作用効果を得るものである。

（１）本実施例の不揮発性ＤＲＡＭは、選択ＭＯ８ＦＥ
ＴＱ２及びＭ積容量素子Ｃｓによって１成されるダイナ
ミック型メモリセル部分の、当該蓄積容量素子Ｃｓの一
方の電極に、ＭＮＯＳ型トランジスタＱ１を選択ＭＯ３
ＦＥＴＱＩを直列接続したメモリセル構造を持ち、デー
タを頻繁に書き換えるときにはＤＲＡＭモード、メモリ
セルがダイナミックに保有する情報を電源遮断状態で保
存するときにはプログラムモード、そしてプログラムモ
ードによって保存された情報をＤＲＡＭモードに先立っ
てメモリセルのダイナミック型メモリセル部分に戻すと
きには転送モードを設定し得るようになっているから、
外部との間では通常のＤＲＡＭ同様のアクセス速度を確
保しながら、電源遮断時にはメモリセルデータを保存す
ることができる。

（２）メモリセル構造として、従来のスタティックメモ
リセル部分に代えてダイナミック型メモリセル部分が採
用されているから、不揮発性ＲＡＭのメモリセル構成素
子数を従来よりも低減することができる。

（３）不揮発性記憶素子としてＭＮＯＳ型トランジスタ
Ｑ１が採用されているから、横力行の構造が比較的複雑
なＦＬＯＴＯＸ型トランジスタに比べて不揮発性記憶素
子の構造を簡素化することができる。

（４）上記作用効果（２）、（３）により、不揮発性Ｒ
ＡＭの高集積化さらには大記憶容量化を達成することが
できる。

（５）ダイミック型メモリセル部分に対する初期化と、
選択トランジスタＱ３を通した充電電荷の供給とを全て
のメモリセルに対して夫々−括して行うようになってい
るから、転送モードの動作効率を向上させることができ
る。

（６）ＭＮＯＳ型トランジスタＱ１に対してはワード線
を共有する複数のメモリセル単位で消去・書き込みが行
われるようになっているから、プログラムモードの動作
効率を向上させることができる。

（７）アドレスカウンタ８をリフレッシュアドレスＡｒ
ｅｆの生成とプログラムアドレスＡ　ｐ　ｒ　ｇの生成
に兼用することにより、アドレスカウンタを夫々個別的
に設けなくてもよくなる。

（８）上記作用効果により、本実施例の不揮発性ＤＲＡ
Ｍは、その使い勝手と集積度の点においてメモリカード
やＩＣカードといった電子ファイル化に対して優れた適
応性を持つ。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲において種々変
更することができる。

例えばプログラムモードにおける消去・書き込みの電圧
条件は上記実施例に限定されず、適宜変更することがで
き、用は、ＭＮＯ３型トランジスタに電子や正孔をトン
ネルさせ得る電界を選択的に形式可能にすればよい。ま
た書き込み阻止電圧は制御ａｓｏ−５ｎ側からではなく
ビット線側から与えるようにしてもよい。

また、転送モードにおける蓄積容量素子の充放電のさせ
方は上記実施例に限定されず、例えば全ての蓄積容量素
子に対するビット線側からの充電状態を初期状態とし、
その後ＭＮＯＳ型トランジスタの消去・書き込み状態に
従って選択的に蓄積容量素子を放電させるようにしても
よい。

さらに、各種動作モードの設定・解除のやり方や動作モ
ードに応じた内部制御信号の形式論理などは任意に変更
することができる。

以上の説明では本発明者によってなされた発明を主とし
てその背景となった利用分野である電子ファイルのため
の不揮発性ＤＲＡＭに適用した場合について説明したが
、本発明はそれに限定されるものではなく、それ以外の
記憶手段としての用とにも広く適用することができる。

本発明は、少なくとも不揮発性ＲＡＭにおいて高集積化
もしくは高記憶容量化を必要とする条件のものに適用す
ることができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、従来のスタティック型メモリセル部分に代え
てダイナミック型メモリセル部分を採用することにより
不揮発性ＲＡＭのメモリセル構成用素子数を低減するこ
とができ、そして、不揮発性記憶素子としてＭＮＯＳ型
トランジスタを採用することによりＦＬＯＴＯＸ型トラ
ンジスタに比べて不揮発性記憶素子の構造を簡素化する
ことができる。これにより、電源遮断時にはメモリセル
データを保存可能な不揮発性ＲＡＭにおいて外部との間
では通常のＤＲＡＭ同様のアクセス速度を確保すること
ができると共に、高集積化並びに大記憶容量化を達成す
ることができるという効果がある。

また、ＭＮＯＳ型トランジスタに対する書き換えをワー
ド線単位で行うようにすることにより、プログラムモー
ドの動作効率を向上させることができるという効果があ
る。

またねＭＮＯＳ型トランジスタのプログラム状態に従っ
て保存されたメモリセルデータを蓄積容量素子に転送す
るときに全てのメモリセルに含まれる第１選択トランジ
スタと第２選択トランジスタを夫々−括してスイッチ制
御することにより、転送モードの動作効率を向上させる
ことができるという効果がある。

そして、ダイナミック型メモリセル部分に対するリフレ
ッシュアドレスの生成とＭＮＯＳ型トランジスタに対す
る書き換えのためのプログラムアドレスの生成を１つの
アドレスカウンタを兼用して行うことにより、個別的に
アドレスカウンタを設ける場合に比べ、アドレスカウン
タによるチップ占有率を低く抑えることができる。

【図面の簡単な説明】

第１図は本発明に係る不揮発性ＤＲＡＭのメモリセル構
造の一例を示す回路図、 第２図は第１図に示されるメモリセル構造に対応する概
略的なチップ横断面図。 第３図は不揮発性ＤＲＡＭの各種動作モード、に対応す
る電圧条件を示した説明図。 第４図は不揮発性ＤＲＡＭの全体を示す一実施例ブロッ
ク回出ある。 １・・・メモリセルアレイ、ＭＣ・・・メモリセル、Ｑ
ｌ・・・ＭＮＯＳ型トランジスタ、Ｑ２．Ｑ３・・・選
択り、〜ＢＬｎ、ＢＬｎ”・相補ビット線、Ｗ、〜Ｗ　
ｎ・・・ワード線、８０〜Ｓｉ・・・制御線、Ｇ、〜Ｇ
ｎ山書き換え制御線、Ｔ０〜Ｔｎ・・・切り換え制御線
、３・・・マルチプレクサ、４・・・センスアンプ、８
・・・アドレスカウンタ、１０・・・第１選択制御回路
、１１・・・タイミング制御回路、１２・・・書き換え
制御回路、１３・・・転送制御回路、１４・・・第２選
択制御回路、１５・・・第３選択制御回路。

Claims (1)

1. 【特許請求の範囲】 １、ビット線に結合された第１選択トランジスタと、メ
   モリ動作に応じた電圧を選択的に伝達するための第２ト
   ランジスタとの間に、トンネル効果によって書き換え可
   能なＭＮＯＳ型トランジスタを結合し、このＭＮＯＳ型
   トランジスタと上記第１選択トランジスタとの結合ノー
   ドに蓄積容量素子の一方の電極を結合して成るメモリセ
   ルを含み、さらに、上記第２選択トランジスタをカット
   オフしてメモリセルをダイナミック型メモリセルとして
   動作させるＤＲＡＭモードと、上記蓄積容量素子の蓄積
   電荷量に応じてＭＮＯＳ型トランジスタを書き換えるプ
   ログラムモードと、上記ＭＮＯＳ型トランジスタの書き
   換え状態に対応させて蓄積容量素子の充放電状態を決定
   する転送モードとを選択的に実行するための制御部を備
   えて成る不揮発性ＤＲＡＭ。 ２、上記転送モードが指示されたとき、制御部は、蓄積
   容量素子の充放電状態を初期化した後、全ての第２選択
   トランジスタを同時に選択し、ＭＮＯＳ型トランジスタ
   を通じて蓄積容量素子の充放電状態を決定するようにさ
   れて成る請求項１記載の不揮発性ＤＲＡＭ。 ３、上記プログラムモードが指示されたとき、制御部は
   、ワード線を共有するメモリセル毎に書き換え制御を行
   うようにされて成る請求項１又は２記載の不揮発性ＤＲ
   ＡＭ。 ４、ワード線を共有するメモリセル単位で順次アドレス
   を生成するアドレスカウンタを内蔵し、上記制御部は、
   ＤＲＡＭモードにおいてそのアドレスカウンタをリフレ
   ッシュアドレスカウンタとし、上記プログラムモードに
   おいてはそのアドレスカウンタをプログラムアドレスカ
   ウンタとして利用するようにされて成る請求項３記載の
   不揮発性ＤＲＡＭ。