JPH0568799B2 - - Google Patents

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JPH0568799B2
JPH0568799B2 JP61111315A JP11131586A JPH0568799B2 JP H0568799 B2 JPH0568799 B2 JP H0568799B2 JP 61111315 A JP61111315 A JP 61111315A JP 11131586 A JP11131586 A JP 11131586A JP H0568799 B2 JPH0568799 B2 JP H0568799B2
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JP
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transistor
memory
control signal
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memory cell
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Yasushi Terada
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Mitsubishi Electric Corp
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Static Random-Access Memory (AREA)

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は不揮発性半導体記憶装置、特にダイ
ナミツク型ランダム・アクセス・メモリとしても
電気的に書込・消去可能なメモリセルとしても用
いることのできる不揮発性随時読出書込可能記憶
装置のメモリセルの構成に関する。
［従来の技術］ 電気的に書込可能な不揮発性半導体記憶装置と
してはEEPROM（electrically erasable and
programmable read only memory）があるが、
このEEPROMは、データ書込にミリ秒オーダの
時間がかかる、データの書換回数に制限があるな
どの欠点を有するため、従来の不揮発性随時読出
書込可能記憶装置（以下、不揮発性RAMと称
す）は、高速なデータの読出・書込を担うスタテ
イツクRAMメモリセルと、情報の不揮発性記憶
を担うEEPROMメモリセルとの組合わせにより
実現されている。
第６図は従来の不揮発性RAMにおけるメモリ
セルの構成の一例を示す図であり、たとえば1983
年２月発行のISSCC、ダイジエストオブテクニカ
ルペーパーズの170頁に開示されている。第６図
において、従来の不揮発性RAMのメモリセル
は、スタテイツクRAMメモリセル部分１と
EEPROMメモリセル部分２とから構成される。
スタテイツクRAMセル部分１は、ｎチヤネル
MOSトランジスタＱ１〜Ｑ４からなるフリツプ
フロツプと、このフリツフフロツプとビツト線対
BL，とデータの授受を行なうためのトランス
フアゲートＱ５，Ｑ６とから構成される。
フリツプフロツプは、そのゲートとドレインと
が交差接続されるｎチヤネルMOSトランジスタ
Ｑ１，Ｑ２と、その一方導通端子が電源VDDに接
続され、そのゲートおよび他方導通端子がMOS
トランジスタＱ２のゲートに接続されるデプレシ
ヨン型MOSトランジスタＱ３と、その一方導通
端子が電源電位VDDに接続され、そのゲートおよ
び他方導通端子がMOSトランジスタＱ１のゲー
トに接続されるデプレシヨン型MOSトランジス
タＱ４とから構成される。トランスフアゲートＱ
５は、その一方導通端子がビツト線BLに接続さ
れ、その他方導通端子がMOSトランジスタＱ１，
Ｑ３の接続点に接続され、そのゲートがワード線
WLに接続される。トランスフアゲートＱ６は、
その一方導通端子がビツト線に接続され、そ
の他方導通端子がMOSトランジスタＱ２，Ｑ４
の接続点に接続され、そのゲートがワード線WL
に接続される。
EEPROMメモリセル部分２は、スタテイツク
RAMセル部分１とデータの授受を行なうための
トランスフアゲートＱ８と、情報を不揮発的に記
憶するためのFLOTOX（フローテイングゲー
ト・トンネル酸化膜）型トランジスタＱ７と、メ
モリトランジスタＱ７のフローテイングゲートと
の電荷授受源となるトランジスタＱ９とから構成
される。トランスフアゲート・トランジスタＱ８
のゲートにはスタテイツクRAMセル部分１と
EEPROMセル部分２との間のデータ伝送のタイ
ミングを与えるためのクロツク信号CLKが与え
られ、メモリトランジスタＱ７のコントロールゲ
ートには、メモリトランジスタＱ７の情報の書
込・消去のタイミングを与えるための信号PRO
が与えられ、トランジスタＱ９は抵抗接続され
て、その一方導通端子はメモリトランジスタＱ７
のドレインに接続され、その他方導通端子はメモ
リトランジスタＱ７のデータ書込・消去時におけ
るドレインに電位を与えるための信号CLRに結
合される。次に動作について説明する。
メモリセルの選択はワード線WLにより行なわ
れる。すなわち、選択されたワード線WLの電位
が“Ｈ”となることによりトランスフアゲートＱ
５，Ｑ６がオン状態となり、フリツプフロツプの
出力すなわちトランジスタＱ１，Ｑ２のドレイン
はそれぞれビツト線BL，に接続され、ビツト
線BL，を介して情報の読出・書込が行なわれ
る。
情報の不揮発性記憶は、EEPROMセル部分２
において行なわれる。すなわち、トランスフアゲ
ートＱ８を介してメモリトランジスタＱ７におい
て行なわれる。このメモリトランジスタＱ７のデ
ータ書込・消去および読出し動作は従来の
EEPROMのメモリトランジスタの動作と同様で
ある。すなわち、スタテイツクRAMセル部分１
に書込まれたデータを不揮発的に記憶する場合に
は、信号CLK，PROおよびCLRおよびメモリセ
ルの電源電位VDDを適当なタイミングで適当な電
圧とすることによりトランジスタＱ８，Ｑ９を介
して、行なわれる。
［発明が解決しようとする問題点］ 以上のように、従来の不揮発性RAMのメモリ
セルは、スタテイツクRAMのメモリセルと
EEPROMのメモリセルとを組合わせて構成され
ているため、１つのメモリセルあたりに必要なト
ランジスタの数が多く、そのためメモリセルの占
有する面積が大きくなり、集積度を向上させる上
で大きな障害となるとともに、信号線の数が多く
回路構成や回路の制御動作が複雑になるという問
題点があつた。
それゆえ、この発明の目的は、上述のような問
題点を解消し、記憶セルあたりのトランジスタ数
を低減し、回路構成を簡素化することによつてセ
ルの占有面積を低減し、かつ制御動作の簡易化を
図ることのできる新規な構成の不揮発性RAMを
提供することである。
［問題点を解決するための手段］ この発明にかかる不揮発性半導体記憶装置は、
ビツト線にその一方導通端子（ドレイン）が接続
され、かつその制御電極（ゲート）がワード線に
接続される第１のMOSトランジスタと、その一
方導通端子（ドレイン）が第１のMOSトランジ
スタの他方導通端子（ソース）に接続され、その
ゲートが第１，第２および第３の電位の信号を伝
達する第１の制御線に接続され、かつ電荷蓄積層
を有するメモリトランジスタと、メモリトランジ
スタの他方導通端子（ソース）にその一方導通端
子（ドレイン）が接続され、かつその他方導通端
子（ソース）が接地電位に結合され、かつそのゲ
ートに動作モード指定信号を受ける第２のMOS
トランジスタとで１ビツトのメモリセルを構成し
たものである。
［作用］ この発明におけるメモリセルは、第１の制御信
号線に第２の電位の信号が与えられ、かつ第２の
制御信号線に第１の動作モード指定信号が与えら
れて第２のMOSトランジスタがオフ状態となる
と、第１のMOSトランジスタがトランスフアゲ
ートとなりかつメモリトランジスタがキヤパシタ
となる１トランジスタ・１キヤパシタのダイナミ
ツク型ランダム・アクセス・メモリとして機能
し、一方、第１の制御信号線に第１および第３の
電位が与えられ、かつ第２の制御信号線に第２の
動作モード指定信号が与えられて第２のトランジ
スタが導通状態となると、EEPROMとして動作
する。
［発明の実施例］ 第１図はこの発明の一実施例である不揮発性
RAMのメモリセルの構成を示す図である。第１
図において、この発明によるメモリセルは、ビツ
ト線６にそのドレインが接続され、そのゲートが
ワード線７に接続されるエンハンスメント型ｎチ
ヤネルMOSトランジスタ３と、MOSトランジス
タ３のソースにそのドレインが接続され、そのコ
ントロールゲートがコントロールゲート線８に接
続されるFLOTOX型のメモリトランジスタ４
と、メモリトランジスタ４のソースにそのドレイ
ンが接続され、そのゲートがモード切換信号線９
に接続され、そのソースが接地電位に接続される
第２のMOSトランジスタ５とから構成される。
メモリトランジスタ４は、電荷をそのフローテ
イングゲートに蓄積し、情報の書込・消去時に
は、コントロールゲート線８およびビツト線６に
与えられる信号電位に応答してそのドレインとフ
ローテイングゲートとの間でトンネル酸化膜を介
して電荷の授受を行なう。
コントロールゲート線８には第１，第２および
第３のレベルの電位の信号、すなわち“Ｌ”，
“Ｈ”および高圧VPの３つの電位の信号が伝達さ
れる。
すなわち第１図に示されるメモリセルの構成に
おいては、従来のEEPROMのFLOTOX型メモ
リセルにモード選択トランジスタ５およびモード
切換信号線９が新たに付加えられた構成となつて
いる。次に動作について説明する。
メモリトランジスタ４が有する情報を消去する
場合は、モード切換信号線９に“Ｈ”、コントロ
ールゲート線８およびワード線７に高圧Vpを印
加し、ビツト線６を接地電位とすることにより行
なわれる。これにより、メモリトランジスタ４の
ドレインはトランスフアゲートトランジスタ３を
介してビツト線６に電気的に接続されて接地電位
となり、そのコントロールゲートはコントロール
ゲート線８を介して高圧VPレベルとなり、一方、
モード選択トランジスタ５がオン状態となり、メ
モリトランジスタ４のソースは接地電位にされ
る。この状態においては、メモリトランジスタ４
のフローテイングゲートとドレインとの間のトン
ネル酸化膜に高圧が印加され、ドレインからフロ
ーテイングゲートへ電子がトンネル電流として注
入れ、フローテイングゲートに電子が蓄積され
る。これによりメモリトランジスタ４のしきい値
が高い方へシフトし、メモリトランジスタ４は消
去状態なり、情報“１”が書込まれた状態とな
る。
メモリトランジスタ４に情報を書込む場合、す
なわち情報“０”を書込む場合は、モード切換信
号線９の電位を“Ｌ”としてモード選択トランジ
スタ５をオフ状態にし、ビツト線６およびワード
線７に高圧Vpを印加し、コントロールゲート線
８の電位を接地電位とすることにより行なわれ
る。このとき、メモリトランジスタ４のドレイン
はトランスフアゲートトランジスタ３を介して高
圧Vpレベルのビツト線６に接続され、かつその
コントロールゲートは接地電位レベルのコントロ
ールゲート線８に接続される。したがつて、メモ
リトランジスタ４のドレインとフローテイングゲ
ートとの間に高圧が印加され、トンネル酸化膜を
介してフローテイングゲートからドレインに電子
がトンネル電流として流出し、フローテイングゲ
ートから電子が引き抜かれる。この結果、メモリ
トランジスタ４のしきい値電圧は低い方にシフト
し、デプレシヨン型となり情報“０”が書込まれ
る。
次にEEPROMとして動作をさせる場合は、モ
ード切換信号線９に“Ｈ”の信号を与え、モード
選択トランジスタ５をオン状態とし、コントロー
ルゲート線８に接地電位または電源電圧以下の予
め定められた電位（エンハンスメント型となつて
いる、すなわち情報“１”が書込まれている場合
にはそのしきい値電圧より低い電圧）の“Ｌ”レ
ベルの電位が印加される。この状態において、ワ
ード線７が選択され、その電位が“Ｈ”となつて
トランスフアゲートトランジスタ３がオン状態と
なると、メモリトランジスタ４のドレインがビツ
ト線６に電気的に接続される。この状態におい
て、メモリトランジスタ４が情報“１”を有して
いる場合、メモリトランジスタ４はオフ状態とな
つているため、ビツト線６には電流は流れない。
一方、メモリトランジスタ４に情報“０”が書込
まれている場合には、メモリトランジスタ４はオ
ン状態であり、ビツト線６に電流が流れる。この
ビツト線６上の電流の有無を検出することにより
情報“１”および“０”が読出される。
ダイナミツク型ランダム・アクセス・メモリ
（DRAM）として動作させる場合は、モード切換
信号線９を“Ｌ”レベルとし、コントロールゲー
ト線８に“Ｈ”レベル（メモリトランジスタ４が
エンハンスメント型となりそのしきい値が高くな
つている場合のしきい値電圧よりも高い電位）を
与える。コントロールゲート線８に“Ｈ”レベル
の電位を与えることにより、メモリトランジスタ
４は、それが有する情報にかかわらずオン状態と
なり、メモリトランジスタ４のコントロールゲー
トとドレインとの間に容量が形成される。ここ
で、メモリトランジスタ４をその有する情報にか
かわらずオン状態とするのは反転層を形成するた
めである。このメモリトランジスタ４のコントロ
ールゲートとドレインとの間に形成された容量
が、情報信号電荷を蓄積するための容量として作
用し、トランスフアゲートトランジスタ３を通常
のトランスフアゲートとして動作させることによ
り１トランジスタ・１キヤパシタ型のDRAMメ
モリセルが構成される。
以上のような構成により、簡単な構成で
DRAMメモリセルとしても動作可能であり、か
つEEPROMメモリセルとしても動作可能なメモ
リセルを構成することができる。DRAMが有す
る情報をEEPROMとして不揮発性記憶するに
は、周辺回路（図示せず）を適当に構成すること
により行なうことが可能となる。
第２図はこの発明の一実施例である不揮発性
RAMの平面配置の一例を示す図である。第２図
において、トランスフアゲートトランジスタ３は
ドレイン３ａがコンタクト孔２２を介してビツト
線６に接続され、ワード線７をそのゲート電極と
し、ソース領域３ｂがメモリトランジスタ４のド
レイン４ａに接続される。トランスフアゲートト
ランジスタ３のソース領域３ｂとメモリトランジ
スタ４のドレイン領域４ａは同一の不純物拡散領
域で形成される。
メモリトランジスタ４は、ドレイン領域４ａ
と、電荷を蓄積するためのフローテイングゲート
２１と、フローテイングゲート２１上に絶縁膜を
介して形成されるコントロールゲート１８とから
構成される。メモリトランジスタ４のドレイン４
ａとフローテイングゲート２１との間には電子を
トンネル電流として授受を行なうためのトンネル
酸化膜領域２０が設けられる。また、コントロー
ルゲート１８は、DRAM動作時に形成される容
量を大きくするために、そのドレイン４ａとコン
トロールゲート１８との重なり合う領域が大きく
なるように、図面中央部長方形の形に形成され
る。動作モードを選択するためのモード切換え信
号線９をそのゲートとするモード選択トランジス
タ５は、そのドレインがメモリトランジスタ４の
ソース領域４ｂと共用され、かつソース領域５ｂ
を有する。
第３図はこの発明の他の実施例である不揮発性
RAMの平面配置を示す図である。第３図に示さ
れる構成においては、メモリトランジスタ４のコ
ントロールゲート１８はフローテイングゲート２
１とほぼ同様の形状を有しており、そのドレイン
４ａとの重なり領域はそれほど大きくとられては
いない。他の領域の構成について第２図に示され
る平面配置と同様であるが、第２図と異なり、そ
のドレイン領域には突出した領域が設けられてい
ない。
第４図はこの発明による不揮発性RAMメモリ
セルの平面配置の第３の実施例を示す図であり、
第２図に示される部分に対応する領域には同様の
参照番号が付されている。第４図に示される構成
においては、メモリトランジスタ４のドレイン４
ａに突出した領域が設けられ、トンネル酸化膜領
域２０を介してフローテイングゲート２１と電子
の授受を行なうように構成されている。しかしこ
の構成においては、コントロールゲート１８とフ
ローテイングゲート２１とはほぼ同様の形状に構
成されている。
第５図はこの発明による不揮発性RAMのデー
タ読出系の構成の一例を示す図である。第５図に
おいては、ビツト線６は第１のトランスフアゲー
ト１０を介してEEPROM用のセンスアンプ１１
に接続されるとともに、第２のトランスフアゲー
ト１２を介してDRAM用のセンスアンプ１３に
接続される。第１のトランスフアゲート１０のゲ
ートにはEEPROM系を動作させるための信号EE
が与えられる。第２のトランスフアゲート１２の
ゲートには、DRAM系を動作させるための信号
DEが与えられる。
また、DRAMセンスアンプ１３の他方側には、
メモリセル容量のほぼ1/2の容量を有し、ビツト
線６上に基準電位を与え、データ読出時のセンス
アンプ１３のセンスマージンを増加させるための
ダミーセル１６が設けられる。ダミーセル１６
は、トランスフアゲートとなるMOSトランジス
タ１４と容量となるメモリトランジスタ１５とか
ら構成される。メモリトランジスタ１５のソース
は電気的にフローテイング状態に保たれる。
MOSトランジスタ１４のゲートはワード線７′に
接続され、メモリトランジスタ１５のコントロー
ルゲートはコントロールゲート線８′に接続され
る。
次に動作について説明する。EEPROMとして
動作させる場合には、信号EEを“Ｈ”とし、か
つ信号DEを“Ｌ”とする。これによりビツト線
６はトランスフアゲート１０を介してEEPROM
センスアンプ１１に接続され、EEPROM読出系
が動作可能状態となり、DRAM読出系は不能動
状態となる。メモリセルからデータを読出す場合
の動作は、第１図を参照して説明した動作と同様
である。このとき、ビツト線６上の電流の有無は
トランスフアゲート１０を介してEEPROMセン
スアンプ１１で検出され、これによりメモリセル
が有する情報が読出される。
一方、DRAMとして動作させる場合は、信号
EEを“Ｌ”とし、信号DEを“Ｈ”とすることに
より行なわれる。これによりDRAMセンスアン
プ１３のみがビツト線６に電気的に接続される。
メモリセルが選択され、ワード線７上の電位が
“Ｈ”となると、ビツト線６上にメモリトランジ
スタ４が構成する容量に蓄積された信号電荷が現
われる。このとき、同様に信号線７′，８′上にも
ワード線７およびコントロールゲート線８と同様
に信号が与えられ、ダミーセル１６も活性化さ
れ、ビツト線上に基準電位を与え、DRAMセン
スアンプ１３のセンスマージンを増大させる。
DRAMセンスアンプ１３は、ビツト線６上に現
われた信号電荷による電圧の変化をトランスフア
ゲート１２を介して検出し、これにより情報の読
出を行なう。
なお、上記実施例においてはEEPROMのメモ
リトランジスタとしてFLOTOX型のメモリトラ
ンジスタを用いた場合を示しているが、これに限
定されず他の構成のメモリトランジスタを用いて
も同様の効果を得ることができる。
［発明の効果］ 以上のように、この発明によれば、従来の
EEPROMメモリセルに、動作モード指定信号に
応答してオン・オフするMOSトランジスタをメ
モリトランジスタ４のソースと接地電位との間に
設けたので、コントロールゲート線に与える信号
電位を制御することによりメモリトランジスタを
容量としても用いることができ、素子数を増加さ
せることなく簡単な回路構成でEEPROMとして
も動作することができ、かつDRAMとしても動
作することができるメモリセルを得ることができ
る。
【図面の簡単な説明】
第１図はこの発明の一実施例である不揮発性
RAMのメモリセルの構成の一例を示す図であ
る。第２図はこの発明による不揮発性RAMの平
面配置の一例を示す図である。第３図はこの発明
による不揮発性RAMの平面配置の他の実施例を
示す図である。第４図はこの発明による不揮発性
RAMのメモリセルの平面配置のさらに他の実施
例を示す図である。第５図はこの発明による不揮
発性RAMのデータ読出系の概略構成を示す図で
ある。第６図は従来のスタテイツクRAMと
EEPROMとからなる不揮発性RAMのメモリセ
ルの構成を示す図である。 図において、３はトランスフアゲートトランジ
スタ（第１のMOSトランジスタ）、４はメモリト
ランジスタ、５はモード選択トランジスタ（第２
のMOSトランジスタ）、６はビツト線（列選択信
号線）、７はワード線（行選択信号線）、８はコン
トロールゲート線（第１の制御信号線）、９はモ
ード切換信号線（第２の制御信号線）、１８はコ
ントロールゲート、２０はトンネル酸化膜、２１
はフローテイングゲートである。なお、図中、同
一符号は同一または相当部分を示す。

Claims (1)

  1. 【特許請求の範囲】 １ 行および列からなるマトリクス状に配列さ
    れ、各々が１本の行選択信号線および列選択信号
    線に接続されて情報を記憶するための複数個のメ
    モリセルを有する不揮発性半導体記憶装置であつ
    て、 第１の制御信号を伝達するための第１の制御信
    号線と、 前記不揮発性半導体記憶装置の動作モードを指
    定する第２の制御信号を伝達するための第２の制
    御信号とを備え、 前記メモリセルの各々は、 前記列選択信号線に接続される一方導電領域
    と、前記行選択信号線に接続される制御電極と、
    他方導電領域とを有する第１の絶縁ゲート型電界
    効果トランジスタと、 前記第１の絶縁ゲート型電界効果トランジスタ
    の前記他方導電領域に接続される一方導電領域
    と、前記第１の制御信号線に接続される制御電極
    と、電荷を蓄積するためのフローテイングゲート
    と、他方導電領域とを有するメモリトランジスタ
    と、 前記メモリトランジスタの前記他方導電領域に
    接続される一方導電領域と、前記第２の制御信号
    線に接続される制御電極と、所定の電位を受ける
    ように結合される他方導電領域とを有する第２の
    絶縁ゲート型電界効果トランジスタとを備え、 前記第１の制御信号が第１のレベルにありかつ
    前記第２の制御信号が前記第２の絶縁ゲート型電
    界効果トランジスタをオフ状態とするとき前記メ
    モリセルはダイナミツク型ランダム・アクセス・
    メモリセルとして動作し、 前記第１の制御信号が前記第１のレベルと異な
    るレベルのとき前記メモリセルは電気的に書込・
    消去可能な不揮発性半導体メモリセルとして動作
    する、不揮発性半導体記憶装置。 ２ 前記メモリトランジスタは、フローテイング
    ゲート・トンネル絶縁膜型の電気的に書込・消去
    可能な不揮発性メモリトランジスタである、特許
    請求の範囲第１項記載の不揮発性半導体記憶装
    置。 ３ 前記メモリトランジスタは、前記制御電極領
    域と前記一方導電領域とが絶縁膜を介して互いに
    重なり合う領域を有するように形成されている、
    特許請求の範囲第１項または第２項に記載の不揮
    発性半導体記憶装置。
JP61111315A 1986-05-13 1986-05-13 不揮発性半導体記憶装置 Granted JPS62266793A (ja)

Priority Applications (2)

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JP61111315A JPS62266793A (ja) 1986-05-13 1986-05-13 不揮発性半導体記憶装置
US07/046,789 US4725983A (en) 1986-05-13 1987-05-07 Nonvolatile semiconductor memory device

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Application Number Priority Date Filing Date Title
JP61111315A JPS62266793A (ja) 1986-05-13 1986-05-13 不揮発性半導体記憶装置

Publications (2)

Publication Number Publication Date
JPS62266793A JPS62266793A (ja) 1987-11-19
JPH0568799B2 true JPH0568799B2 (ja) 1993-09-29

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ID=14558101

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Publication number Priority date Publication date Assignee Title
JPS63138598A (ja) * 1986-11-28 1988-06-10 Mitsubishi Electric Corp 不揮発性半導体記憶装置
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