JPH03122520A - パルス分割装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 この発明は、例えばエネルギビーム描画装置などに組み
込まれるインクリメンタル型のエンコーダに関連する技
術であって、殊にこの発明は、この種エンコーダが出力
するパルスを基準パルスとして、この基準パルスを任意
のデユーティ比で分割するのに用いられるパルス分割装
置に関する。

〈従来の技術〉 例えばエネルギビーム描画装置は、第１０図に示す如く
、真空室内に回転可能な試料台１を配備し、この試料台
ｌの上方にビーム照射部２を位置させて、試料台１上に
固定した試料３へ電子ビームやレーザビームなどのエネ
ルギビームを照射するものである。前記試料３は、例え
ばインクリメンタル型のロークリエンコーダに組み込ま
れる回転円板を製作するためのもので、この試料３を回
転させつつビーム照射部２よりエネルギビームを照射す
ることにより所定のパターンを生成する。

前記試料台１を回転駆動するためのモータ４にはインク
リメンタル型のロークリエンコーダ（以下、単に「エン
コーダ」という）５が一体に連結しである。このエンコ
ーダ５が出力するパルス（例えばＡ相出力）は基準パル
スＡとしてモータ４およびビーム照射部２に与えられ、
この基準パルスＡのタイミングでモータ４の回転動作が
制御され、またビーム照射部２のビーム照射動作が制御
される。

すなわちビーム照射部２は、基準パルスＡのオン・オフ
に対応してエネルギビームを出力し、これにより試料３
の上面に所定のパターンを描画するものである。従って
試料３には、基準となるエンコーダ５が内蔵する回転円
板と同じパターンが描画されることになる。

前記基準パルスＡのパルス数は一定の値であるから、も
し試料３に対し、エンコーダ５が内蔵する回転円板と異
なるパターンを描画するには、前記エンコーダ５が出力
する基準パルスＡを分周したり、第１１図中、Ａ′で示
すように分割したりする必要がある。

例えば公知の分周器を用いて基準パルスＡを分周すれば
、整数分の１の周波数のパルスが得られ、またエンコー
ダ５より正弦波状のアナログ信号を取り出して複数のし
きい値で処理すれば、整数倍の周波数のパルスが得られ
る。

〈発明が解決しようとする問題点〉 しかしながらこれらの方式では、基準パルスに対して整
数分の１または整数倍の周波数のパルスが得られるのみ
で、それ以外の任意の周波数のパルスを得ることは困難
である。またアナログ信号を処理する方式の場合、適切
なアナログ信号を得るために、エンコーダを精度良く設
置するなどの必要があり、しかもエンコーダの回転速度
にも限界がある。

ところで前記ビーム照射部２を、第１２図（１）に示す
ようなブランキング信号Ｂｘにて駆動する場合、実際の
エネルギビームは、応答速度の遅れにより、第１２図（
２）に示すような強度分布となる。その結果、試料３に
描画されたパターンの断面は、第１２図（３）に示す如
く、その立上りおよび立下りが前記ブランキング信号Ｂ
Ｋより時間τ。、τ。だけ遅れたものとなる。

この時間遅れが一致（τ０＝τＤ）しておれば、描画パ
ターンはブランキング信号Ｂｘに対してその位相が全体
にシフトするのみでブランキング信号ＢＫと相似形とな
るが、実際はこの両者が不一致（τ。≠τＤ）であるた
め、期待した描画パターンを得ることが困難である。そ
こでブランキング信号ＢＫの生成には、第１３図および
第１４図に示す如く、パルスの一周期Ｑ、に対し、立上
り角度θ、と立下り角度θ。

とを指令として与えて、デユーティ比を適宜に設定して
やる必要がある。

ところが従来のパルス分割方式では、このデユーティ比
を任意に設定し得す、正確なデユーティ比を設定するに
は、後段に専用回路を付加するなどの必要がある。

この発明は、上記問題に着目してなされたもので、イン
クリメンタル型のエンコーダの出力パルスをＰＬＬ　（
Ｐ　ｈａｓｅ　　Ｌ　ｏｃｋｅｄ　Ｌ　ｏｏｐ　）逓倍
器により逓倍してパルス分割を行う方式を導入すること
により、この逓倍パルスの周波数の範囲内で任意のデユ
ーティ比で任意のパルス数に分割し得る新規なパルス分
割装置を提供することを目的とする。

く問題点を解決するための手段〉 上記目的を達成するため、この発明では、定速駆動され
るインクリメンタル型のエンコーダと、このエンコーダ
が出力するパルスを基準パルスとしてその一周期をＰＬ
Ｌ同期して前記基準パルスを逓倍するＰＬＬ逓倍器と、
このＰＬＬ逓倍器による逓倍パルスを計数する計数器と
、出力パルスの一周期長さと立上りおよび立下りの各タ
イミングとにかかる設定データと前記計数器の計数出力
とを比較する１以上の比較器と、この比較器の出力に基
づき出力パルスの立上りおよび立下りを制御するパルス
生成器とでパルス分割装置を構成することにした。

〈作用〉 インクリメンタル型のエンコーダを定速駆動し、このエ
ンコーダが出力する基準パルスの一周期をＰＬＬ同期し
て逓倍し、その逓倍パルスの計数値と設定データとを比
較して、その比較出力により出力パルスの立上りおよび
立下りを制御するようにしたので、逓倍パルスの周波数
の範囲内で基準パルスが任意のデユーティ比で任意のパ
ルス数に分割される。

〈実施例〉 第１図は、この発明のパルス分割装置に用いられるＰＬ
Ｌ逓倍器６の構成を示している。

図中のインクリメンタル型のエンコーダ５はモータ４に
より定速駆動されるもので、このエンコーダ５が出力す
るパルス（例えばＡ相出力）が基準パルスＡとして位相
検出器７へ与えられる。

この位相検出器７は、ローパスフィルタ８と電圧制御発
振器９と分周器１０とでフェーズ・ロックド・ループを
形成する。すなわち位相検出器７は基準パルスＡと分周
器１０の分周出力Ａ＃との位相比較を行って、その位相
差に比例した信号を出力する。ローパスフィルタ８は位
相検出器７の出力のうち低周波成分のみを選択する。電
圧制御発振器９は入力電圧に応じて発振周波数が変化す
るもので、その発振出力が分周器１０で分周されて前記
位相検出器７へ与えられる。なお電圧制御発振器９の発
振出力が逓倍パルスＡ′として後段の回路へ出力される
。

かくして分周器１０の分周出力Ａ＃と基準パルスＡとの
位相が一致しないとき、位相検出器７の出力信号により
電圧制御発振器９の発振周波数が変化せられ、これによ
り位相同期の状態へ強制移行する。

第２図（１）は、エンコーダ５の回転数が一定している
ときの基準パルスＡと逓倍パルスＡ′と分周出力Ａ“と
の関係を示しており、逓倍パルスＡ′は基準パルスへの
一周期にＰＬＬ同期して逓倍されている。

第２図（２）は、エンコーダ５の回転数がゆっくりと変
化したときの基準パルスＡと逓倍パルスＡ′と分周出力
Ａ＃との関係を示している。この場合もエンコーダ５の
速度変化が急激でなければ、基準パルスＡに対して逓倍
パルスＡ′が正確に同期することになる。

第３図は、上記構成のＰＬＬ逓倍器６に対し、このＰＬ
Ｌ逓倍器６が非同期となったことを検出するための非同
期検出回路１１を付加したものである。この非同期検出
回路１１には前記分周器１０より分周出力Ａ１が、また
エンコーダ５より前記基準パルスＡと原点信号（Ｚ相出
力）Ｚが、それぞれ与えられ、これら入力によりＰＬＬ
逓倍器６が非同期の状態になったことを検出したとき、
非同期検出回路１１は非同期信号ＡＳＹを前記ビーム照
射部２へ出力し、ビームの照射を禁止して描画を中断さ
せる。

第４図は、第３図の各回路構成を具体的に表したもので
、１１が非同期検出回路、１２がＰＬＬ逓倍器６を構成
する位相同期回路である。

図示例において、エンコーダ５からの基準パルスＡは位
相同期回路１２における位相検出器７のひとつの入力Ｒ
，として与えられ、この位相検出器７の位相検出出力ｐ
ｏｏは抵抗器Ｒ＋を経てローパスフィルタ８に与えられ
る。このローパスフィルタ８は抵抗器Ｒ１と２個のコン
デンサＣ＋、　Ｃｔとで構成される。図中、位相検出器
７における入力Ａｔと出力ＡＯとはＯＰアンプの入出力
であって、このＯＰアンプの出力ＡＯは抵抗器Ｒ３゜Ｒ
４を経て可変容量コンデンサＢＣへ伝えられる。

この可変容量コンデンサＢＣは電圧に応じた静電容量と
なるもので、この可変容量コンデンサＢＣと、コンデン
サＣ３，抵抗器Ｒ３および、ゲートＧとにより電圧制御
発振器９が構成される。

この電圧制御発振器９の発振出力である逓倍パルスＡ′
は、分周器１０を構成する２個のＢＣＤカウンタ１３ａ
、１３ｂヘクロック人力Ｔとして与えられる。これらカ
ウンタ１３ａ。

１３ｂは２桁のカウンタを構成しており、その出力Ｔ０
〜Ｔ、のうち最上位ビットの出力Ｔ、の反転信号が前記
位相検出器７の他方の入力Ｓｉとして与えられる。

第５図（１）〜（６）は、一方のカウンタ１３ａの動作
を例示しており、第５図（１）が逓倍パルスＡ′のクロ
ック人力Ｔを、第５図（２）〜（５）が出力Ｔ０〜Ｔ、
を、それぞれ示している。第５図（６）は桁上げ信号Ｒ
ＣＯであって、桁上げ時（データ「９」のとき）に立ち
上がる。従って他方のカウンタ１３ｂはデータ「９９」
のときに桁上げ信号ＲＣＯを出力する。

つぎに非同期検出回路１１は４個のＤフリップフロップ
１４ａ〜１４ｄを含んでおり、これら全てのフリップフ
ロップ１４ａ〜１４ｄはプリセット人力Ｐがプルアップ
されている。第１のフリップフロップ１４ａには前記カ
ウンタ１３ｂの桁上げ信号ＲＣＯがＤ入力として、また
前記電圧制御発振器９による逓倍パルスＡ′の反転信号
がクロックとして、それぞれ与えられる。

また第２のフリップフロップ１４ｂには、第１のフリッ
プフロップ１４ａのＱ１出力がＤ入力として、またエン
コーダ５の基準パルスＡがクロックとして、それぞれ与
えられる。なお第１゜第２の各フリップフロップ１４ａ
、１４ｂはリセット人力Ｒがプルアンプされている。

第２のフリップフロップの０□出力は、第３のフリップ
フロップ１４ｃのリセット人力Ｒとして与えられる。こ
の第３のフリップフロップ１４ｃはＤ入力がプルアップ
され、また前記原点信号Ｚがクロックとして与えられる
。

第４のフリップフロップ１４ｄには、第３のフリップフ
ロップ１４ｃのロ、出力がＤ入力として、また前記原点
信号Ｚがクロックとして、それぞれ与えられる。なお第
４のフリップフロップ１４ｄのリセット人力Ｒはプルア
ップされている。この第４のフリップフロップ１４ｄの
０４出力と第３のフリップフロップ１４ｅのＱ、出力と
はオア回路１５へ出力され、そのオア出力が反転ゲート
１６を経て非同期信号ＡＳＹとして出力される。

第６図は、この非同期検出回路１１の動作タイミングを
示すもので、第６図（１）はエンコーダ５の基準パルス
Ａを、第６図（２）はカウンタ１３ｂの最上位ビットの
出力Ｔ７の反転信号を、第６図（３）はカウンタ１３ｂ
の桁上げ信号ＲＣＯを、それぞれ示している。また同図
には、基準パルスＡが立ち上がる時点における回路各部
の信号状態が拡大して示しである。

いま位相同期回路１２が同期のとれた状態にあるとき、
非同期検出回路１１における第１のフリップフロップ１
４　ａ　Ｏ）Ｑ、出力は、クロックとしての逓倍パルス
Ａ′の立下り（その反転信号の立上り）に対し、その瞬
間のＤ入力、すなわちカウンタ１３ｂの桁上げ信号ＲＣ
Ｏのレベルに固定される。このＱ１出力はエンコーダ５
の基準パルスＡの立上りを中心としである幅をもつもの
で、同期信号として第２のフリップフロップ１４ｂへ出
力される。

位相同期回路１２の同期が一旦とられると、第２のフリ
ップフロップ１４ｂのＱ２出力は、クロックとしてのエ
ンコーダ５の基準パルスＡの立上りに対し、その瞬間の
Ｄ入力、すなわち第１のフリップフロップ１４ａのロ、
出力のレベルに固定されるため、同期がとれている限り
、Ｑ２出力はｒＨＩＧＨＪのレベルを維持する。

第７図は、非同期検出回路１１の非同期時の動作タイミ
ングを示すもので、第７図（１）はエンコーダ５の原点
信号Ｚを、第７図（２）〜（４）は第１〜第３の各フリ
ップフロップ１４ａ〜１４ｃのＱ、〜Ｑ３出力を、第７
図（５）は非同期信号ＡＳＹを、それぞれ示している。

いまエンコーダ５が１回転する間に、位相同期回路１２
が１度だけ非同期の状態になったと仮定すると、非同期
検出回路１１の第２のフリップフロップ１４ｂの０２出
力は、エンコーダ５の基準パルスへの１周期の間のみｒ
ＬＯＷ　Ｊのレベルとなる（第７図（２）参照）。この
Ｑ２出力がｒＬＯＷ　Ｊのレベルとなると、第３のフリ
ップフロップ１４ｃはリセットされ、そのＱ、出力はた
だちにｒＬＯＷ　Ｊのレベルとなる（第７図（３）参照
）。

第３のフリップフロップ１４ｃは、つぎの原点信号Ｚの
立上りでセットされてそのＱ、出力はｒＨＩＧＨＪのレ
ベルに戻ろうとするが、第４のフリップフロップ１４ｄ
については、原点信号Ｚの立上り時にｒｔ、ｏｗ　Ｊレ
ベルのＱ３出力がＱ４出力に伝えられる（第７図（４）
参照）、このように第３のフリップフロップ１４ｃの０
３出力がｒＨＩＧ）ＩＪに立上るまでの時間より第４の
フリップフロラ７”１４ｄの口、出力がｒＬＯＷ　Ｊに
レベルダウンする時間の方が迅速であるため、この第４
のフリップフロップ１４ｄの口、出力は、っぎの原点信
号Ｚが入力されるまでｒＬＯＷ　Ｊのレベルを保持する
。

従ってこの非同期検出回路１１が一度非同期検出を行う
と、エンコーダ５が原点信号Ｚを２回出力するまで、非
同期信号ＡＳＹのオン状態が保持されることになる（第
７図（５）参照）。換言すると、エンコーダ５が少なく
とも１回転する間は非同期検出の状態が保持される。

第８図は、上記のＰＬＬ逓倍器６を含むパルス分割装置
の一構成例を示している。

図示例において、ＰＬＬ逓倍器６にはエンコーダ５から
の基準パルスＡが入力され、その逓倍パルスＡ′はクロ
ックＧＫとしてカウンタ１９に与えられる。このカウン
タ１９のプリセット人力ＰＳにはエンコーダ５の原点信
号Ｚが与えられ、そのプリセットデータはデータ設定器
２０により設定される。このカウンタ１９による計数値
θは、４個の比較器２１〜２４に対して一方の入力とし
て与えられる。

また図示例の装置はコンピュータ１７を含んでおり、こ
のコンピュータ１７にデータ設定器１８ａ〜１８ｃを接
続して、エンコーダ５の一回転光たりの基準パルスへの
パルス数ｎ、と、このパルス分割装置の出力であるブラ
ンキング信号ＢＫの立上り角度θ、および立下り角度θ
、との入力を可能としている。またこのコンピュータ１
７には上位のホストコンピュータから同様のデータｎｌ
ｌ＋　　θ１．θ、が入力されている。

コンピュータ１７のデータバスは６個のレジスタ２５〜
３０に接続されている。

このうち第２レジスタ２６はブランキング信号Ｂにの立
下り角度θ、を第７レジスタ３３に最初に読み込む時間
タイミングθｉゎ、をセットし、また第２レジスタ２６
はブランキング信号ＢＫの立上り角度θ３を第８レジス
タ３４に最初に読み込む時間タイミングθ８、をセット
するためのものである。第１．第２の各レジスタ２５．
２６の出力は比較器２１．２２の他方の入力として与え
られ、一方の比較器２１の出力ＩＮ２が選択器３５に、
他方の比較器２２の出力ＩＮＩが他の選択器３６に、そ
れぞれ与えられる。

第３レジスタ２７はブランキング信号Ｂ、の立下り角度
θ、を、第５レジスタ２９はブランキング信号Ｂ、の立
上り角度θ１を、第４．第６の各レジスタ２８．３０は
ブランキング信号ＢＫの一周期の角度θ、を、それぞれ
セットするためのものである。

第３レジスタ２７はその出力が選択器３５の一方の入力
に、第４レジスタ２８はその出力が加算器３１の一方の
入力に、それぞれ接続されると共に、この加算器３１の
出力が前記選択器３５の他方の入力に接続されている。

この選択器３５の出力側は第７レジスタ３３を介して比
較器２３に入力され、第７レジスタ３３の出力は加算器
３１の他方の入力に接続される。前記比較器２３は前記
カウンタ１０の計数値θと第７レジスタ３３の出力とを
比較し、その出力をデータシフト入力として第７レジス
タ３３に与えると共に、Ｒ３−フリップフロップ３７ヘ
リセツト信号Ｒとして供給する。

同様にして、第５レジスタ２９はその出力が他の選択器
３６の一方の入力に、第６レジスタ３０はその出力が加
算器３２の一方の入力に、それぞれ接続されると共に、
この加算器３２の出力が前記選択器３６の他方の入力に
接続されている。この選択器３６の出力側は第８レジス
タ３４を介して比較器２４に入力され、第８レジスタ３
４の出力は加算器３２の他方の入力に接続される。前記
比較器２４は前記カウンタ１０の計数値θと第８レジス
タ３４の出力とを比較し、その出力をデータシフト入力
として第８レジスタ３４に与えると共に、Ｒ３−フリッ
プフロップ３７ヘセツト信号Ｓとして供給する。

かくしてＲ３−フリップフロップ３７は各比較器２３．
２４よりリセット、セットの各信号入力を得、そのＱ出
力としてブランキング信号ＢＫを生成する。

上記構成のパルス分割装置において、コンピュータ１７
にはエンコーダ５の一回転光たりの基準パルスＡのパル
ス数ｎ、と、このパルス分割装置の出力であるブランキ
ング信号ＢＫの立上り角度θ５および立下り角度θ。と
が入力される。コンピュータ１７は前記パルス数ｎ、か
らブランキング信号Ｂｘの一周期の角度θ２を計算する
。

つぎにコンピュータ１７は、エンコーダ５の回転数より
原点信号Ｚの直後の立上り角度θ８を第７レジスタ３３
に与えるタイミングθｉｎ＋を決定する。この場合に前
記立上り角度θ１が小さければ、原点信号Ｚの立上り（
回転角度０’）を過ぎて第７レジスタ３３にこれをセッ
トしたのでは遅いから、原点信号Ｚの立上り前に前記立
上り角度θ５を第７レジスタ３３に読み込むことになる
。このため最大でエンコーダ５の一回転の間、ブランキ
ング信号Ｂｌｌが出力されないことになるが、その旨は
所定の信号で外部に知らせることが可能である。

第９図は、第８レジスタ３４の動作を一例として示して
いる。

まずエンコーダ５が原点信号Ｚを出力する直前に、比較
器２２の出力ＩＮが選択器３６に与えられ、これにより
第８レジスタ３４にブランキング信号ＢＫの立上り角度
θ、がセットされる（第９図（１）参照）。

つぎにエンコーダ５が回転してカウンタ１９の計数値θ
がθ＝θ、となると、比較器２４は出力をＲ３−フリッ
プフロップ３７にセット信号として与え、ブランキング
信号Ｂ、が立ち上がる。このとき加算器３２は立上り角
度θ、と一周期の角度θ、とを加算し、その加算値（θ
、＋θＰ）が第８レジスタ３４に送られる（第９図（２
）参照）。

さらにエンコーダ５が回転してカウンタ１９の計数値θ
がθ＝θ、＋θ、となると、比較器２４は上記と同様、
その出力をＲ３−フリップフロップ３７にセット信号Ｓ
として与えてブランキング信号ＢＫを立ち上がらせる。

このとき加算器３２は（θ、＋２θＦ）を算出して、こ
れを第８レジスタ３４に送る（第９図（３）参照）。

かくしてエンコーダ５が１回転して０°の直前になると
、選択器３６の働きで第８レジスタ３４に再び立上り角
度θ、がセットされることになる（第９図（４）参照）
。

第７レジスタ３３についても上記と同様の動作を実行す
るもので、エンコーダ５が回転してカウンタ１９の計数
値θがθ。、θ。＋θ、。

θ。＋２θ２．・・・・になると、比較器２３が出力を
Ｒ３−フリップフロップ３７にリセット信号Ｒとして与
え、ブランキング信号ＢＫを立ち下がらせるのである。

〈発明の効果〉 この発明は上記の如く、インクリメンタル型のエンコー
ダを定速駆動し、このエンコーダが出力する基準パルス
の一周期をＰＬＬ同期して逓倍し、この逓倍パルスの計
数値を所定の設定データとを比較してその比較出力に孝
りパルス出力を制御するようにしたから、逓倍パルスの
周波数の範囲内で基準パルスを任意のデユーティ比で任
意のパルス数に分割し得る。

また基準パルスの一周期毎にＰＬＬ同期をとるから、基
準とするエンコーダの精度が確実に反映されて逓倍パル
スの誤差が蓄積されず、さらにアナログ信号を処理する
方式に付随する特有の問題も生じないなど、発明目的を
達成した顕著な効果を奏する。

【図面の簡単な説明】

第１図はこの発明のパルス分割装置に用いられるＰＬＬ
逓倍器の構成を示すブロック図、第２図は第１図に示す
ＰＬＬ逓倍器の動作を示すタイムチャート、第３図はＰ
ＬＬ逓倍器に非同期検出回路を付加した例を示すブロッ
ク図、第４図は第３図の具体的な回路構成例を示す電気
回路図、第５図は第４図中のＢＣＤカウンタの動作を示
すタイムチャート、第６図は非同期検出回路の同期時の
動作タイミングを示すタイムチ・ヤード、第７図は非同
期検出回路の非同期時の動作タイミングを示すタイムチ
ャート、第８図はこの発明のパルス分割装置の一構成例
を示すブロック図、第９図は第８図中の第８レジスタの
動作を示す説明図、第１０図はエネルギビーム描画装置
の構成を示す斜面図、第１１図は基準パルスの分割状況
を示す波形説明図、第１２図はブランキング信号に対す
るエネルギビームの応答の遅れを説明するための波形説
明図、第１３図および第１４図はブランキング信号の立
上り角度と立下り角度との関係を示す説明図である。 ５・・・・エンコーダ　　６・・・・ＰＬＬ逓倍器部１
９・・・・カウンタ　　　２３．２４・・・・比較器３
７・・・・フリップフロップ 第 図 汁１β）Ｓ元ずＰＬＬ　ｉＵ停篇・の更〃ｆ乍り爪すり
弘すマート号４シνｒのＢＣＤηウンタのψｂ４γ８示
ブクィＡ六「−ト路 ９ 図 牙８図中のオ８しジスクのｈ作を示ず説明図（１） （２） （３） （４） ［１０ 図 エネル千°ど−ｂＪａＪｂｕＬの未１氏２ホ（ポ＋由図
ｓ１１ 図 基ず、晶レスの分９１」犬舅乙ｇ鄭牙に杼〉を兎哨日−
一一一吟開 第１３図 ７′ラン十ンク９ｔりのムリ角ノ【とぶし下りＡノ（ど
の関ブ、ｈｔオ・４泊６８月図第１４図

Claims (1)

1. 【特許請求の範囲】 定速駆動されるインクリメンタル型のエンコーダと、 このエンコーダが出力するパルスを基準パルスとしてそ
   の一周期をＰＬＬ同期して前記基準パルスを逓倍するＰ
   ＬＬ逓倍器と、 このＰＬＬ逓倍器による逓倍パルスを計数する計数器と
   、 出力パルスの一周期長さと立上りおよび立下りの各タイ
   ミングとにかかる設定データと前記計数器の計数出力と
   を比較する１以上の比較器と、 この比較器の出力に基づき出力パルスの立上りおよび立
   下りを制御して出力パルスを生成するパルス生成器とを
   備えて成るパルス分割装置。