JPH03122731A - メモリアクセス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、入力される多ビツトイメージデータをメモ
リ上にドツトイメージとして展開し、さらに展開された
ドツトイメージに所定の加工処理を加えて得られる最終
イメージを誘み出して所定の出力機器に転送出力するメ
モリアクセス回路に関するものである。

〔従来の技術〕

従来、ホストコンピュータ等から送出されてくるコード
データ等の文章情報を内部のＲＡＭ上にビットイメージ
として展開し、それを出力画像として読み出して印字す
る方式のレーザビームプリンタ等の文章出力装置では、
展開すべきデータは印字紙の任意の位置に印字するため
、前記ＲＡＭ上の該当する位置にドツト展開される。展
開されたドツトデータが画素として印字されるわけであ
るから、既に展開された他のドツト上に別のドツトパタ
ーンを展開する場合は、前のデータを消失しないように
残す必要があるので、書き込み時に論理和等の論理演算
を行う必要があった。

これに関して、従来のこの種の装置においては、メモリ
アクセスを制御するＣＰＵによって、新たにドツト展開
するＲＡＭアドレスをＣＰＵ内部のレジスタに一旦取り
込み、新たに展開するデータとｃｐｕ内部の演算機能に
よって論理和を取り、それをリードしたアドレスに再度
書き込むことにより所望とする最終イメージ展開を実行
していた。

あるいは、ＣＰＵによって展開するデータをＲＡＭ上に
ライトする際にハードウェアによって自動的にリードし
、ライトデータと論理和をとってライトするものもあっ
た。この場合、１ページあるいはある一定エリアの展開
後、出力装置に対してデータを転送した後、次のページ
あるいは次のエリアをＲＡＭ上に展開する。このとき、
上記のように必ず論理和をとって展開するため、ＲＡＭ
の初期値は必ず全てのビットが論理「ｏ」でなければな
らない。このため、従来の装置においては、ＲＡＭ上の
データを出力装置に転送後、ＲＡＭをオールクリアし、
ＣＰＵによって全アドレスに対して論理ｒＯ」をライト
することにょフて行っていた。あるいは出力装置へデー
タを転送するためにＲＡＭをリードする時に、ハードウ
ェアによってそのアクセスしたアドレスに自動的に論理
「０」をモディファイライトするメモリアクセスを実行
していた。

〔発明が解決しようとする課題〕

しかしながら、従来では、例えばＣＰＵによって論理和
をとって展開する場合は、１アドレスに対してリード、
演算、ライト等のＣＰＵの処理が必要となるとともに、
メモリアクセス回数も相乗的に増加する。このため、膨
大の画像データに対して上記処理を施すには、相当の処
理時間を必要となる。

一方、ハードウェアによって論理和をとってリードモデ
ィファイライトする場合やリードモディファイライトに
よってメモリのクリアを行う場合、ソフト処理による場
合に比して処理時間は短縮されるが、上記処理とは異な
る処理、例えば論理和以外の論理演算処理を行うことが
できず、限定された処理しか高速化が図れない。また、
フオームや網点等の論理「０」以外のパターンでＲＡＭ
上を初期化することができない等の幾多の問題点を有し
ていた。

この発明は、上記の問題点を解決するためになされたも
ので、データバスを介して任意に指定入力される特定の
パターンまたは入力データの何れかを選択しながらメモ
リからデータバスに読み出された読出しデータとの間で
指定可能な特定の論理演算処理をリードメモリサイクル
中に並行処理して読み出しアドレスに演算結果を更新書
込みすることにより、ＣＰＵの負担を軽減しながら短時
間に特定のパターンまたは入力データと読み出される読
出しデータとの演算処理データをリードメモリサイクル
中に書き込み更新できるメモリアクセス回路を得ること
を目的とする。

〔課題を解決するための手段〕

この発明に係るメモリアクセス回路は、データバスを介
して入力される特定のパターンデータな複数パターン記
憶するパターンメモリと、このパターンメモリから読み
出される特定のパターンデータまたはデータバスを介し
て入力される所定のデータのいずれかを選択するデータ
セレクタと、このデータセレクタから選択された選択デ
ータとメモリからデータバスを介してリードサイクル中
に読み出される読出しデータとの論理演算を指示される
演算コードに基づいて並行実行する論理演算ユニットと
、この論理演算ユニットにより演算された演算データを
リードサイクル中にメモリの同一読出しアドレスから順
次更新書込みするようにメモリ書込みタイミングを制御
するタイミング制御手段とを設けたものである。

（作用〕 この発明においては、データバスを介してパタ−ンメモ
リに対して特定のパターンが書込まれると、データセレ
クタによりデータバス上の入力データとパターンメモリ
に記憶された特定のパターンデータとのいずれかが選択
可能となる。ここで、メモリに対するリードサイクルが
開始されてデータバス上に読出しデータが発生すると、
論理演算ユニットがデータバス上に発生する読出しデー
タとデータセレクタにより選択された選択データとを指
示される演算コードに基づいて演算し、演算結果をタイ
ミング制御手段の管理の下でリードサイクル中にメモリ
の同一読出しアドレスから順次更新書込みする。

〔第１実施例〕 第１図はこの発明の第１実施例を示すメモリアクセス回
路の構成を説明するブロック図であり、例えばページプ
リンタのビットマツプメモリに適用した場合に対応する
。

この図において、１ｏ１はメモリアクセス回路の各部を
シーケンシャルに制御するタイミング発生回路、１０２
はメモリアクセス回路のターゲットであるビットマツプ
メモリとしてのＲＡＭ。

１０３は入力されたデータとＲＡＭ１０２上のデータを
幾つかの関数で論理演算し出力する論理演算ユニット、
１０４はラッチ回路で、ＲＡＭ　１０２から読み出した
データをラッチする。１０５はセレクタで、論理演算ユ
ニット１０３に関数を表わすコマンドを２つの入力から
選択する。１０６は第１コマンドレジスタで、データバ
ス１１１を介して上記コマンドがＣＰＵによって書き込
まれる。１０７は第２コマンドレジスタで、データバス
１１１を介して上記コマンドがＣＰＵによって書き込ま
れる。

１０８はセレクタで、論理演算ユニット１０３へ入力す
るデータをＣＰＵからの書き込みデータか、あらかじめ
記憶手段に記憶された固定パターンかを選択して出力す
る。１０９はゲートで、ＲＡＭ１０２からデータ読み出
し時に読み出されるデータをデータバス１１１上に流す
。１１０はＦＩＦＯメモリで、固定パターンを出力印字
装置の１走査分保持する。１１２はアドレスバスで、Ｒ
ＡＭ１０２に対する読出し／書込みアドレスを指示する
。１１３〜１１９は内部バスで、内部バス１１３〜１１
６はそれぞれ１６ビツトのデータバスとして機能し、内
部バス１１７〜１１９は論理演Ｎ　：ｔ−ニット１０３
ヘコマンドを送る４ビツトのデータバスとして機能する
。なお、図中の斜線の脇の数字はそのバスの構成ビット
数を示す。

１２０〜１３２は制御線で、制御線１２０は図示しない
ＣＰＵからのメモリサイクルの起動信号をタイミング発
生回路１０１に送出する。制御線１２１はＣＰＵのリー
ドサイクル、ライトサイクルを示すＲ／Ｗ信号をタイミ
ング発生回路１０１に送出する。制御線１２２はＲＡＭ
１０２から印字のため出力部へ出力するためのデータ読
出しであることを示す転送要求信号をタイミング発生回
路１０１に送出する。

制御線１２３はメモリアクセス回路が動作を終了するま
でＣＰＵのサイクルを停止させるウェイト信号をＣＰＵ
に通知する。制御線１２４はＦＩＦＯメモリ１１０のデ
ータ出力を促すリードストローブをタイミング発生回路
１０１からＦＩＦＯメモリ１１０に出力する。制御線１
２５はセレクタ１０８のセレクタ切換え信号をタイミン
グ発生回路１０１から出力する。制御線１２６はセレク
タ１０５のセレクタ切換え信号をタイミング発生回路１
０１から出力する。

制御線１２７は出力イネーブル信号をゲート１０９にタ
イミング発生回路１０１から出力する。制御線１２８は
ＲＡＭ１０２から読み出したデータをラッチ回路１０４
でラッチする際のイネーブル信号をタイミング発生回路
１０１から出力する。

制御線１２９−１はＲＡＭ１０２に書込み信号（ライト
信号）をイミング発生回路１０１から出力する。制御線
１２９−２はＲＡＭ１０２に読出し信号（リード信号）
をイミング発生回路１０１から出力する。制御線１３０
はＣＰＵから第１コマンドレジスタ１０６ヘデータを書
込む際のストローブ信号を送出する。制御線１３１はＣ
ＰＵから第２コマンドレジスタ１０７ヘデータを書込む
際のストローブ信号を送出する。制御線１３２はＦＩＦ
Ｏメモリ１１０にＣＰＵからデータを書き込むためのス
トローブ信号を出力する。

なお、データバス１１１を介してパターンメモリを構成
するＦＩＦＯメモリ１１０に対して特定のパターンが書
込まれると、データセレクタとなるセレクタ１０８によ
りデータバス１１１上の入力データとＦＩＦＯメモリ１
１０に記憶された特定のパターンデータとのいずれかが
選択可能となる。

ここで、メモリ（ＲＡＭ１０２）に対するリードサイク
ルが開始されてデータバス１１１上に読出しデータが発
生すると、論理演算ユニット１０３がデータバス上に発
生する読出しデータとセレクタ１０８により選択された
選択データとを指示される演算コードに基づいて演算し
、演算結果をタイミング制御手段（タイミング発生回路
１０１が兼ねる）の管理の下でリードサイクル中にＲＡ
Ｍ１０２の同一読出しアドレスから順次更新書込みする
。

第２図は、第１図に示したメモリアクセス回路の適用例
を示す印字制御部のブロック図であり、２０１はホスト
コンピュータと接続され、ホストコンピュータからのデ
ータを受信するホストコンピュータインタフェース、２
０２はページバッファメモリで、ホストコンピュータイ
ンタフェース２０１を介して受信されたデータを一時蓄
えておくバッファとそのバッファ内のデータをページ毎
に編集する。２０３はＣＧＲＯＭで、印字データをコー
ドデータからドツトデータに展開するためのドツトデー
タを記憶している。２０４はこの発明のメモリアクセス
回路のターゲットをビットマツプメモリとして応用した
ＲＡＭ　（以下ビットマツプメモリという）、２０５は
メモリアクセス回路、２０６はプリンタインタフェース
で、プリンタの印字シーケンスに従ってプリンタへ印字
データおよびコマンド等の制御情報を送出する。２０７
はプログラムＲＯＭで、ｃｐｔｒ２０８のプログラムを
格納している。２０８はＣＰＵで、プログラムＲＯＭ２
０７に格納された制御プログラムに基づいて各部を総括
的に制御する。

２０９はＤＭＡコントローラで、ビットマツプメモリ２
０４上に展開された印字データを印字出力するためのＤ
ＭＡ転送をコントロールする。

２１０はシステムバスで、各デバイスとＣＰＵ２０８と
の情報交換路として機能する。２１１は印字部で、例え
ばページプリンタ（レーザビームプリンタ等）で構成さ
れる。

以下、第２図を参照しながらこの発明を適用するページ
プリンタの印字動作を説明する。

ホストコンピュータインタフェース２０１に接続された
図示しないホストコンピュータから印字コードデータが
送出されてくると、ホストコンピュータインタフェース
２０１は上記データの受信をＣＰＵ２０８に通知する。

ＣＰＯ２０８はホストコンピュータインタフェース２０
１から受信したデータをページバッファメモリ２０２の
あるエリアに転送し、印字データとして蓄える。これら
一連の処理を繰り返して１ペ一ジ分のデータが揃ったと
ころでＣＰＵ２０８はページ編集を開始する。ホストコ
ンピュータから送られてくる印字コードデータは、印字
位置１文字コード、大きさ。

書体、印字ピッチ、アンダーライン等の処理コマンド等
の情報から成り、ＣＰＵ２０８はこれらのコマンド群を
解析し、ビットマツプメモリ２０４に展開する順序に展
開座標１文字コードおよび大きさや書体に対応する文字
フォントの指定コマンド等を並べ、１ページのデータ展
開用データをページバッファメモリ２０２中に作り出す
ページ編集を行う。

このページ編集が終了すると、ＣＰＵ２０８はページ編
集されたデータ読み出し、その文字コードと指定された
文字フォントによりＣＧＲＯＭ２０３から当該文字のド
ツトパターンを読み出し、印字位置により決定されるビ
ットマツプメモリ２０４上のアドレスへ上記ドツトデー
タを展開する。

ＣＰＵ２０８は印字開始タイミングになると、プリンタ
インタフェース２０６を通じて印字部２１１を起動する
。印字部２１１は同期信号をブリンクインタフェース２
０６に出力し、プリンタインタフェース２０６からのデ
ータ出力タイミングを報知する。

プリンタインタフェース２０６は、この同期信号により
印字データ出力のタイミングを計り、出力すべぎデータ
をビットマツプメモリ２０４からプリンタインタフェー
ス２０６の内部バッファへ転送するように要求する信号
をＤＭＡコントローラ２０９へ出力する。ＤＭＡコント
ローラ２０９は、ＣＰＵ２０８へホールド信号を出力し
、ｃｐＵ２０８がシステムバス２１０を空は渡すと、ビ
ットマツプメモリ２０４のアドレスを出力し、そのデー
タをプリンタインタフェース２０６のデータバッファへ
ＤＭＡ転送する。転送されたデータは、プリンタインタ
フェース２０６により印字するタイミングで印字部２１
１へ出力し、印字部２１１はその信号によりレーザ光に
変調をかけて印字を行う。

次に第１図〜第５図を参照しながらメモリアクセス回路
のビットマツプメモリへの展開時とビットマツプメモリ
からのＤＭＡ動作時の動作を詳細に説明する。

第３図は、第１図に示したＲＡＭ１０２へのドツトデー
タ展開時の１ライトサイクルを説明するタイミングチャ
ートである。第１図と同一のものには同じ符号を付しで
ある。なお、制御線１２０〜１３２はすべてＬＯＷ−Ｔ
ＲＵＥの信号を各デバイスに指示し、レベルして真、レ
ベルＨで偽の論理を示す。制御線１２１により指示され
るＲ／Ｗ信号は、Ｈレベルでリードを示し、Ｌレベルで
ライトを示す。

図において、ＴｏＮＴ１２は各ステートを示す。

例えばＣＰＵ２０Ｂは、ライトサイクルに入る前に、第
１図に示した第１コマンドレジスタ１０６にリードモデ
ィファイライト時の論理演算を指定するためデータバス
１１１上に出力した演算ファンクション信号を第１コマ
ンドレジスタ１０６にライト信号を通じてライトする。

ＣＰＵ２０８はステートＴ１で、アドレスバス１１２に
対してアドレス情報を出力し、制御線１２１によりＲ／
Ｗ信号をＬレベルとし、ライトサイクルを開始する。

続いて、ステー）−７２で、制御線１２０で起動信号を
真（Ｌレベル）にし、タイミング発生回路１０１を起動
する。起動されたタイミング発生回路１０１は、ステー
）−Ｔ３で制御線１２９−２のＲＡＭ１０２に対するリ
ードストローブ信号を真にする。これによって、ＲＡＭ
１０２は内部バス１１６に読み出されたデータが出力さ
れる。また、このステートＴ３で、制御線１２３のウェ
イト信号を真にし、ＣＰＵ２０８のサイクルが終了しな
いように設定する。

ステートＴ４では、タイミング発生回路１０１は制御線
１２８を介してラッチイネーブル信号を真にし、ラッチ
回路１０４をイネーブルとする。

これによって、内部バス１１６上に出力されたＲＡＭデ
ータはラッチ回路１０４を通過し、ラッチデータバス（
内部バス）１１５上に出力される。

ステートＴ５では、制御線１２８のラッチイネーブル信
号を偽とし、このときラッチ回路１０４によりて内部バ
ス（ラッチデータバス）１１５上にデータが固定される
。

ステートＴ６でタイミング発生回路１０１からの制御線
１２９−２のＲＡＭリードストローブ信号を偽とする。

これによって、ＲＡＭ１０２は内部バス（ＲＡＭデータ
バス）１１６へのデータ出力を停止し、ハイインピーダ
ンス状態にする。ステートＴ７では、制御線１２９−１
を介してＲＡＭライトストローブ信号を真とする。これ
によって、論理演算ユニット１０３がハイインピーダン
ス状態からＲＡＭデータバス１１６へデータの出力を開
始する。この時セレクタ１０５では、タイミング発生回
路１０１から制御線１２６を介してのセレクト信号によ
り第１コマンドレジスタ１０６の出力が選択されている
ため、第１コマンドレジスタ１０６の出力を選択されて
内部バス１１９に出力されているため、第１コマンドレ
ジスタ１０６に設定されたファンクションコマンドが論
理演算ユニット１０３の演算内容を決定する。また、セ
レクタ１０８ではタイミング発生回路１０１から制御線
１２５を介してのセレクト信号によりデータバス１１１
上のデータが選択され、内部バス（セレクタ出力バス）
１１４に出力されている。従って、ＲＡＭデータバス１
１６上に出力されるデータは、データバス１１１上のＣ
ＰＵ２０８からのライトデータと、ＲＡＭ１０２から読
み出され、ラッチ回路１０４にラッチされたデータとを
、第１コマンドレジスタ１０６に設定された演算ファン
クションで論理演算したものである。

ステートＴＩＯでは、タイミング発生回路１０１が制御
線１２９−１を介してＲＡＭライトストローブ信号を偽
とし、ＲＡＭ１０２にデータをライトする。これにより
、論理演算ユニット１０３は、ＲＡＭデータバス１１６
へのデータ出力を停止し、ハイインピーダンス状態とす
る。また、このステートＴＩＯで、制御線１２３のウェ
イト信号を偽とし、ＣＰＵ２０８にサイクルの終了を促
す。ステートＴｌｌで、ＣＰＵ２０８はサイクルを終了
し、データパスコ１１へのライトデータの出力を終了し
、ハイインピーダンス状態とする。ステートＴ１２は、
次のサイクルの開始タイミングを示す。

このようにして、ビットマツプメモリとなるＲＡＭ１０
２に対しているいろなドツトパターンを印字する位置に
従って上書きの形で展開して行くことにより、通常は以
前に展開されたパターンを上書きで消さないように、同
じアドレスのデータを一旦リードし、展開するパターン
との論理和をとってライトする。この場合、第１コマン
ドレジスタ１０６に論理和のファンクション（演算ファ
ンクション）を設定することによって実現される。また
、排他的論理和、論理積、論理反転等の論理演算も必要
とされる論理演算回路を設けることにより、様々なドツ
ト展開が可能となる。従って、ソフトウェアの負担が軽
減される。さらに、通常のメモリのようにビットマツプ
メモリを使用する場合、セレクタ１０８に接続される内
部バス１１４の出力のみをＲＡＭデータバス１１６に出
力するファンクションを設定することも可能となる。

ところで、上記処理に加えて、ＦＩＦＯメモリ１１０、
第２コマンドレジスタ１０７．セレクタ１０５を設ける
ことにより、データの読み出し時、特にビットマツプ上
のデータを、第２図に示したプリンタインタフェース２
０６を通じて印字部２１１へ転送し、印字する際のもの
に対しても論理演算ユニット１０３を用いてビットマツ
プメモリ２０４を様々な形に初期化することが可能とな
る。

一般的に、レーザビームプリンタ、ＬＥＤプリンタ等の
ページプリンタでは、印字終了後のビットマツプメモリ
２０４、すなわちデータ転送を完了した直後のビットマ
ツプメモリ２０４の内容は、同一ページを何枚も出力要
求がなされていない限り当該展開データを保持しておく
必要はない。

また、次のページ、あるいは１ベージを何区分かに区切
ってビットマツプメモリ２０４を１ベージ分持ち合わせ
ない装置では、次の１区分のデータを展開する際、上記
のような論理和をとって展開するため、ビットマツプメ
モリ２０４の初期値はオール「０」でなければならない
。ビットマツプメモリ２０４の初期化はオール「０」で
なければならない。

ビットマツプメモリ２０４からデータを転送するための
リードの際に、読み出すと同時にそのアドレスに「０」
を書き込み、転送と同時にビットマツプメモリ２０４を
「０」クリアする装置は、以前にも提案がなされている
が、この実施例に示されるように、この発明においては
、論理演算ユニット１０３をデータ転送時も使用するこ
とにより、データ転送と同時に各ライン毎に次ページの
印字フオーム情報等をビットマツプメモリ２０４に展開
することが可能とするものである。

第４図は、第２図に示したビットマツプメモリ２０４に
対するビットマツプ展開状態推穆を示す概念図であり、
同図（ａ）はドツトデータＤＤのビットマツプ展開終了
状態を示し、同図（ｂ）はドツトデータＤＤと次ページ
のフォームデータＦＤの初期並行読み出し／書き込み状
態を示し、同図（Ｃ）はドツトデータＤＤと次ページの
フオームデータＦＤの進行中の並行読み出し／書き込み
状態を示し、同図（ｄ）は次ページのフオームデータＦ
Ｄの展開完了状態を示し、ＡＤはアンダーラインを示し
、ＡＴは網点を示す。

同図（ａ）に示されるように、ビットマツプメモリ２０
４に対してドツトデータＤＤの展開が完了して印字部２
１１へ転送が開始されると、同図（ｂ）、（Ｃ）に示す
ようにビットマツプメモリ２０４に展開されたドツトデ
ータＤＤが図中の矢印位置まで転送された際には、この
転送処理に並行して次ページのフオームデータＦＤが矢
印位置までビットマツプメモリ２０４に展開されること
となる。モして、同図（ｄ）に示すように、ビットマツ
プメモリ２０４に展開されたドツトデータＤＤの転送が
完了する時点では、ビットマツプメモリ２０４に次ペー
ジに対するフオームデータＦＤの展開が完了する。なお
、展開可能なデータは、フオームデータＦＤに限定され
るものではなく、アンダーラインＡＤ、網点ＡＴも展開
可能である。

このようにしてビットマツプメモリ２０４からの転送の
ためのリードサイクルで、フオームデータＦＤ等をビッ
トマツプメモリ２０４に対して展開することにより、本
来フオーム展開に要していた処理時間が転送のサイクル
中にとって代わるため、展開処理時間が大幅に短縮され
る。

以下、上記処理を第１図、第２図、第５図を参照しなが
ら詳細に説明する。

第５図は、第２図に示したビットマツプメモリ２０４か
らのＤＭＡ転送時の１リードサイクルを説明するタイミ
ングチャートである。第３図と同一のものには同じ符号
を付しである。

リードサイクルに入る前に１ライン分のフオームデータ
を、第１図に示したデータバス１１１を通じてＣＰＵ２
０８が制御線１３２を介してＦＩＦＯライトストローブ
信号を指示することによりＦＩＦＯメモリ１１０上に格
納しておく。また、第２コマンドレジスタ１０７に対し
てデータバス１１１から、ＣＰＵ２０８からの制御線１
３１に指示されたストローブ信号に基づいて論理演算ユ
ニット１０３のファンクションコマンドを書き込んでお
く。この場合は、セレクタ１０８のセレクタ出力がその
ままＲＡＭデータバス１１６に出力されるファンクショ
ンを書き込む。リードサイクルは、第２図に示したプリ
ンタインタフェース２０６から制御線１２２を介して転
送要求信号をタイミング発生回路１０１に転送要求を行
うことにより開始される（第３図に示すステートＴｏ）
。

そして、ステートＴ１にて、第２図に示したＤＭＡコン
トローラ２０９が制御線１２１を介してＲ／Ｗ信号をＨ
レベルに指示すると同時にアドレスバス１１２にビット
マツプメモリ２０４のリードアドレスを出力する。

ステートＴ２では制御線１２０を介して起動信号を真に
指示すると、タイミング発生回路１０１が動作を開始す
る。ここで、タイミング発生回路１０１は、制御線１２
２を介して転送要求信号が指示されている場合（転送要
求が真である場合）は、印字のためのデータ転送である
と認識し、フオーム展開動作を行う。

そして、ステートＴ３にて、タイミング発生回路１０１
は制御線１２９−１を指示してＲＡＭリードストローブ
信号を真とする。これによって、ＲＡＭデー１バス１１
６上にＲＡＭ１０２がデータを出力する。また、これと
同時にタイミング発生回路１０１が制御線１２３を介し
てウェイト信号をＤＭＡコントローラ２０９に指示する
。このウェイト信号によりＤＭＡコントローラ２０９は
、シーケンスが実行中であることを認識する。

ステートＴ４にて、タイミング発生回路１０１は、制御
線１２８を介してラッチイネーブル信号を真に指示する
と、ＲＡＭデータバス１１６上のデータが、ラッチ回路
１０４を通してラッチデータバス１１５に出力される。

ステートＴ５で制御線１２７をタイミング発生回路１０
１が真に指示することにより、データバス１１１上にピ
ッド７ツプメモリ２０４からのデータが出力される。ま
た、ここで、タイミング発生回路１０１が制御線１２８
を介してラッチイネーブル信号を偽に指示することによ
り、ラッチ回路１０４のデータがラッチされる。

次いで、ステートＴ６にて、タイミング発生回路１０１
が制御線１２９−２を介してＲＡＭリードストローブ信
号を偽とすることにより、ＲＡＭ１０２はデータ出力を
停止し、ＲＡＭデータバス１１６はハイインピーダンス
状態になる。

続いて、ステートＴ７にてタイミング発生回路１０１が
制御線１２９−１を介してＲＡＭライトストローブ信号
を真に指示する。これにより、論理演算ユニット１０３
はデータをＲＡＭデータパスコ１６に出力する。このと
き、出力されるデータは、タイミング発生回路１０１が
制御線１２５．１２６を介してセレクタ内容を指示し、
セレクタ１０５が第２コマンドレジスタ１０７を、セレ
クタ１０８がＦＩＦＯメモリ１１０の出力を選択させる
。このため、ＦＩＦ○メモリ１１０の出力とラッチ回路
１０４にラッチされたデータとを第２コマンドレジスタ
１０７に設定された演算ファンクションによって論理演
算ユニット１０３が演算した内容がＲＡＭデータバス１
１６に出力される。

この場合、上記演算ファンクションによりＦＩＦＯメモ
リ１１０の出力がそのままＲＡＭデータバス１１６に出
力される。

そして、ステートＴＩＯにて、タイミング発生回路１０
１が制御線１２９−１を介してＲＡＭライトストローブ
信号を偽に指示し、ＲＡＭ　１０２にＦＩＦＯメモリ１
１０の出力が書き込まれる。

これと同時にタイミング発生回路１０１が制御線１２３
を介してウェイト信号を偽に指示してデータバス１１１
のリードデータが第２図に示したプリンタインタフェー
ス２０６内のデータバッファに転送される。また、この
信号の変化によりＤＭＡコントローラ２０９は、転送リ
ードサイクルが終了したことを認識する。

次いで、ステートＴ１１にてＤＭＡコントローラ２０９
は制御線１２０を偽に指示することにより、タイミング
発生回路１０１が制御線１２７を介してバッファイネー
ブル信号を偽に指示し、データバス１１１へのデータ出
力が停止されてハイインピーダンス状態となる。ステー
トＴ１２ではプリンタインタフェース２０６が制御線１
２２を介して転送要求信号を偽としてリードサイクルを
終了する。

また、タイミング発生回路１０１は制御線１２４を介し
てＦＩＦＯリードストローブ信号を本サイクルにおいて
、上記バッファイネーブル信号と同時に変化しＦＩＦＯ
メモリ１１０のデータを出力する。上記のようにして転
送リードサイクル中にフオームデータＦＤのビットマツ
プメモリ２０４への展開が実現される。

また、この実施例においては、転送時の論理演算ファン
クションは、ＦＩＦＯメモリ１１０の出力がそのまま通
過（スルーモード）するモードを設定したが、他の論理
演算ファンクションを指定してＲＡＭ１０２上のデータ
、すなわち前ページのデータを何らかの演算を加えて次
ページのフオームデータＦＤとして展開することもでき
る。

ところで、この実施例においては、印字するためのデー
タ転送以外のリードサイクルにおいては、モデファイラ
イトは実行せずにＲＡＭ１０２をリードするだけでサイ
クルを終了する。すなわち、第５図に示したタイミング
チャートのステートＴ６〜Ｔ９を取り除いたタイミング
となる。タイミング発生回路１０１は、ステートＴ２に
て制御線１２２を介して指示される転送要求信号が真か
偽かに基づいてどちらのサイクルに入るかを認識し、偽
であればモデファイライトを非実行とする。

次に第６図を参照しながら１ページのビットマツプメモ
リ２０４にドツトデータを展開し、印字出力の間にビッ
トマツプメモリ２０４にフオームパターンを展開する処
理について詳細に説明する。

第６図はこの発明による１ペ一ジ印字処理手順の一例を
示すフローチャートである。なお、（１）〜（１２）は
各ステップを示す。

先ス、ＣＰＯ２０８は第１コマンドレジスタ１０６にビ
ットマツプメモリライト時の演算に対するファンクショ
ンデータをライトする（１）。次いで、１キヤラクタ等
の１ブロツクのデータをビットマツプメモリ２０４に展
開しく２）１ページのデータの展開が全て終了したかど
うかを判断しく３）　　Ｎｏならばステップ（９）に進
み、先に設定した演算ファンクションに変更があるかど
うかを判断し、Ｎｏならばステップ（２）に戻って、さ
らに１ブロツクの展開を実行し、ＹＥＳならばステップ
（１）に戻って、ファンクションを変更する。

一方、ステップ（３）の判断でＹＥＳの場合は、最初の
１ライン分のフオームデータをＦＩＦＯメモリ１１０に
ライトする（４）。次いで、第２コマンドレジスタ１０
７にビットマツプメモリ２０４からのデータ転送時にＦ
ＩＦＯメモリ１１０からフオームデータＦＤをライトす
るファンクションを設定する（５）。次いで、印字部２
１１を起動するコマンドをプリンタインタフェース２０
６を通じて印字部２１１へ送って起動しく６）、以後印
字部２１１からの同期信号によりＤＭＡ転送によって次
々とビットマツプメモリ２０４上のデータが読み出され
、印字部２１１へ送られる。それと同時に次ページのフ
オームデータＦＤがビットマツプメモリ２０４上へ展開
される。上記転送は１スキヤンライン毎に行われるため
、１スキヤンラインの転送終了を判断しく７）　　Ｎｏ
ならば転送終了を待機して転送が終了したら、１ペ一ジ
分のデータの転送が終了したかどうかを判断しく８）　
、Ｙ　ＥＳならば処理を終了し、Ｎｏならば次のスキャ
ンラインでフオーム変更があるかどうかを判断しく１０
）、ＹＥＳならばＦＩＦＯメモリ１１０に新しいフオー
ムデータＦＤをライトしく１１）、ステップ（７）に戻
る。

一方、ステップ（１０）の判断でＮｏの場合はＦＩＦＯ
メモリ１１０のリードポインタをクリアしく１２）、ス
テップ（７）に戻り、次の同期信号により次のラインの
スキャンが始まり、データの転送が開始される。

なお、ステップ（８）の判定で、ＹＥＳの時点で、次ペ
ージのフオームデータＦＤがビットマツプメモリ２０４
に展開済であって、次ページも文字データを展開するだ
けで印字が可能となる。

上記のようなメモリアクセスを実行するメモリアクセス
回路２０５を、例えばレーザビームプリンタのビットマ
ツプメモリ２０４に設けることにより、ビットマツプメ
モリ２０４上のデータを印字部２１１へ転送すると同時
に次ページのフオームデータＦＤを展開させることが可
能となる。

また、様々なファンクションを設定するようにすれば、
前ページの出力データとフオームとで様々な演算を実行
して展開することが可能となる。

さらに、「０」を出力するファンクションを設定すれば
データ転送の際にビットマツプメモリ２０４をクリアす
るこも可能となる。

なお、上記実施例ではＦＩＦＯメモリ１１０を介して１
スキヤンライン分のデータを書込む場合について説明し
たが、第７図に示すように１ワ一ド単位にデータを書込
む構成であっても、この発明の適用を妨げるものではな
い。

〔第２実施例〕 第７図はこの発明の第２実施例を示すメモリアクセス回
路の構成を説明するブロック図であり、第１図と同一の
ものには同じ符号を付しである。

この図において、７０１はレジスタで、制御線７０２を
介して指示されるレジスタライトストローブ信号に基す
いてデータバス１１１上の入力データを１ワ一ド単位に
保持する。７０３は制御線で、この制御線７０３を介し
てタイミング発生回路１０１から指示される出力イネー
ブル信号をレジスタ７０１に出力する。

第８図（ａ）、（ｂ）は、第７図に示したレジスタ７０
１に展開されるワードデータとその出力の関係を説明す
る相関図であり、同図（ａ）は網かけ出力の場合に相当
し、同図（ｂ）は網かけ出力と罫線との複合出力の場合
に相当する。

これらの図から分かるように、データバス１１１を介し
て１ワードのドツトパターン（レジスタデータ７０５（
例えば網パターンとなるｒｃｏｃＯＪ、空白ｒｏｏｏＯ
Ｊ）をライトストローブ信号によってレジスタ７０１に
書き込み、タイミング発生回路１０１より制御線７０３
を介して出力イネーブル信号をレジスタ７０１に出力す
ることにより、セレクタ１０８に対して１ワードのドツ
トパターンを出力することが可能となる。これにより、
第８図（ａ）に示すように、レジスタデータ７０５によ
り網パターン７０６をデータ転送時にＲＡＭ１０２に展
開させることができる。

また、１ワードのドツトパターン（レジスタデータ７０
５としてｒＦＦＦＦ」、ｒｃＯｃＯ」。

空白ｒｏ　ＯＯＯＪをライトストローブ信号７０２によ
ってレジスタ７０１に書き込み、タイミング発生回路１
０１より制御線７０３を介して出力イネーブル信号をレ
ジスタ７０１に出力することにより、第８図（ｂ）に示
す単純な罫線フオームをデータ転送時にＲＡＭ１０２に
展開させることができる。

なお、上記第１および第２実施例ではビットマツプメモ
リ２０４からプリンタインタフェース２０６へのデータ
転送は、ＤＭＡ転送処理により実行させ、ＤＭＡ転送に
よるデータ転送時に限ってリードモデファイライトする
場合について説明したが、ＣＰＵ２０８によるリード処
理でプリンタインタフェース２０６のデータバッファ上
にライトする処理によっても、特定のパターン等を短時
間に転送することが可能となる。

すなわち、ＣＰＯ２０８がプリンタインタフェース２０
６に出力するためにリードする時のみ、制御線１１２を
介して要求信号を真として指示することにより、他のリ
ードサイクルのときはこれを偽とするとともに、制御線
１２３を介して指示されるウェイト信号をＣＰＵ２０８
に通知する構成とすることにより、特定のパターン等を
短時間にプリンタインタフェース２０６に転送すること
が可能となる。

〔発明の効果〕

以上説明したように、この発明はデータバスを介して入
力される特定のパターンデータを複数パターン記憶する
パターンメモリと、このパターンメモリから読み出され
る特定のパターンデータまたはデータバスを介して入力
される所定のデータのいずれかを選択するデータセレク
タと、このデータセレクタから選択された選択データと
メモリからデータバスを介してリードサイクル中に読み
出される読出しデータとの論理演算を指示される演算コ
ードに基づいて並行実行する論理演算ユニットと、この
論理演算ユニットにより演算された演算データをリード
サイクル中にメモリの同一読出しアドレスから順次更新
書込みするようにメモリ書込みタイミングを制御するタ
イミング制御手段とを設けたので、同一のハードウェア
で従来のような固定された論理演算に限らず指定された
種々の論理演算が高速処理可能となる。すなわち、メモ
リに対するリードサイル中にデータセレクタに選択され
るパターンメモリから読み出される特定のパターンデー
タまたはデータバスを介して入力される所定のデータの
いずれかと読出しデータとの種々の論理演算を実行可能
となるとともに、演算された演算データをメモリ上の同
一読出しアドレスから自動更新書き込みされる。

従って、ビットマツプメモリ上におけるフオーム転送処
理時間が大幅に短縮されるとともに、次のページに対す
るメモリクリア処理をリードサイクル中に完了できるよ
うになり、画像処理データを扱うデバイスの処理能力を
格段に向上できる等の優れた効果を奏する。

【図面の簡単な説明】

第１図はこの発明の第１実施例を示すメモリアクセス回
路の構成を説明するブロック図、第２図は、第１図に示
したメモリアクセス回路の適用例を示す印字制御部のブ
ロック図、第３図は、第１図に示したＲＡＭへのドツト
データ展開時の１ライトサイクルを説明するタイミング
チャート、第４図は、第２図に示したビットマツプメモ
リに対するビットマツプ展開状態推穆を示す概念図、第
５図は、第２図に示したビットマツプメモリからのＤＭ
Ａ転送時の１リードサイクルを説明するタイミングチャ
ート、第６図はこの発明による１ペ一ジ印字処理手順の
一例を示すフローチャート、第７図はこの発明の第２実
施例を示すメモリアクセス回路の構成を説明するブロッ
ク図、第８図（ａ）、（ｂ）は、第７図に示したレジス
タに展開されるワードデータとその出力の関係を説明す
る相関図である。 図中、１０１はタイミング発生回路、１０２はＲＡＭ、
１０３は論理演算ユニット、１０４はラッチ回路、１０
５．１０８はセレクタ、１０６は第１コマンドレジスタ
、１０７は第２コマンドレジスタ、１０９はゲート、１
１０はＦ　Ｉ　ＦＯメモリである。 第３図 アドレスノ（ス テ゛−タバス ＲＡＭリード ＲＡＭライト ＲＡＭデータ ラ−！ｆＥＮ ラッチデータ ウェイト信号 ）でソファＥＮ 転送要太魂号 １２ １１ １２９−＋ ２９−２ １６ ２８ １５ ２３ 第 図 アドレスバス データバス １２ １１ ラッテテ゛−夕１１５ ウェイト４３号１２３ バッファＥＮ　　１２７ 転送要求椙号１２２ 第 ８ 図 （ａ） 　０５ レ ジスタデータ （ｂ） 　０　５ ル ジスタデ タ ＦＦＦ 　０　６ ノ ーー＝医＝６ビコー

Claims (1)

【特許請求の範囲】
1. 　アドレスバスを介して指示されたアドレスにデータバ
   スから入力されるデータを読出し／書込み可能に記憶す
   るメモリと、このメモリへの読出し／書込みサイクルタ
   イミングを決定するタイミング発生手段とを有するメモ
   リアクセス回路において、前記データバスを介して入力
   される特定のパターンデータを複数パターン記憶するパ
   ターンメモリと、このパターンメモリから読み出される
   特定のパターンデータまたは前記データバスを介して入
   力される所定のデータのいずれかを選択するデータセレ
   クタと、このデータセレクタから選択された選択データ
   と前記メモリから前記データバスを介してリードサイク
   ル中に読み出される読出しデータとの論理演算を指示さ
   れる演算コードに基づいて並行実行する論理演算ユニッ
   トと、この論理演算ユニットにより演算された演算デー
   タを前記リードサイクル中に前記メモリの同一読出しア
   ドレスから順次更新書込みするようにメモリ書込みタイ
   ミングを制御するタイミング制御手段とを具備したこと
   を特徴とするメモリアクセス回路。