JPH03123071A - ダイナミックｒａｍ - Google Patents
ダイナミックｒａｍInfo
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- JPH03123071A JPH03123071A JP1260871A JP26087189A JPH03123071A JP H03123071 A JPH03123071 A JP H03123071A JP 1260871 A JP1260871 A JP 1260871A JP 26087189 A JP26087189 A JP 26087189A JP H03123071 A JPH03123071 A JP H03123071A
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- cell array
- divided
- peripheral circuit
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
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- G—PHYSICS
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- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は半導体記憶装置に関するもので、特にメモリセ
ルアレイのチップレイアウトに係わるものである。
ルアレイのチップレイアウトに係わるものである。
（従来の技術）
従来、半導体記憶装置、例えばダイナミックＲＡＭ （
以下「ＤＲＡＭＪという。）やスタティックＲＡＭ （
以下「ｓＲＡＭＪという。）は、第６図に示すようなチ
ップレイアウトをしている。
以下「ＤＲＡＭＪという。）やスタティックＲＡＭ （
以下「ｓＲＡＭＪという。）は、第６図に示すようなチ
ップレイアウトをしている。
即ち、半導体チップ１１の中央部にはメモリセルアレイ
領域１２が形成されている。また、メモリセルアレイ領
域１２の外周部には、周辺回路領域及びボンディングパ
ッド・入力保護回路領域１３が形成されている。さらに
、メモリセルアレイ領域１２の列方向に沿ってローデコ
ーダ１４が形成されている。また、メモリセルアレイ領
域１２の行方向に沿ってカラムデコーダ１５が形成され
ている。
領域１２が形成されている。また、メモリセルアレイ領
域１２の外周部には、周辺回路領域及びボンディングパ
ッド・入力保護回路領域１３が形成されている。さらに
、メモリセルアレイ領域１２の列方向に沿ってローデコ
ーダ１４が形成されている。また、メモリセルアレイ領
域１２の行方向に沿ってカラムデコーダ１５が形成され
ている。
このように、ＤＲＡＭやＳＲＡＭのチップレイアウトは
、メモリセルアレイ領域１２と、周辺回路領域及びボン
ディングパッド・入力保護回路領域１３とに大きく分け
られる。メモリセルアレイ領域１２には、ワード線（以
下ｒＷＬＪという。）とビット線（以下ｒＢＬＪという
。）毎に規則的繰り返しパターンとして設けられたメモ
リセル回路部、そのメモリセル回路部を選択するデコー
ダ（ローデコーダ１４、カラムデコーダ１５）、前記メ
モリセル回路部のデータを増幅するセンスアンプ等が形
成されている。また、周辺回路領域１３には、ＷＬとＢ
Ｌ毎には設けられない不規則的パターンの回路等が形成
されている。
、メモリセルアレイ領域１２と、周辺回路領域及びボン
ディングパッド・入力保護回路領域１３とに大きく分け
られる。メモリセルアレイ領域１２には、ワード線（以
下ｒＷＬＪという。）とビット線（以下ｒＢＬＪという
。）毎に規則的繰り返しパターンとして設けられたメモ
リセル回路部、そのメモリセル回路部を選択するデコー
ダ（ローデコーダ１４、カラムデコーダ１５）、前記メ
モリセル回路部のデータを増幅するセンスアンプ等が形
成されている。また、周辺回路領域１３には、ＷＬとＢ
Ｌ毎には設けられない不規則的パターンの回路等が形成
されている。
しかしながら、このようなチップレイアウトを有するＤ
ＲＡＭやＳＲＡＭでは、メモリの大容量化に伴って１つ
のメモリセルアレイが増大し、ＷＬＩＢＬにおける抵抗
及び容量の大幅な増大が問題になってきた。この抵抗及
び容量の大幅な増大は、ＷＬやＢＬの配線遅延、さらに
はＢＬの充放電電流ＩＢＬの増大を招くことが知られて
いる。
ＲＡＭやＳＲＡＭでは、メモリの大容量化に伴って１つ
のメモリセルアレイが増大し、ＷＬＩＢＬにおける抵抗
及び容量の大幅な増大が問題になってきた。この抵抗及
び容量の大幅な増大は、ＷＬやＢＬの配線遅延、さらに
はＢＬの充放電電流ＩＢＬの増大を招くことが知られて
いる。
具体的には、ＷＬやＢＬの配線遅延を考える場合、例え
ばメモリセルアレイの増大によりＷＬ及びＢＬの配線長
ｇが２倍になったとする。すると、ＷＬ及びＢＬの抵抗
Ｒ（ｃ−１ｌ＋ｇ）ｎ２倍、又ソの容量Ｃ（■ｇ）は２
倍に増加する。また、配線遅延時間ｔ４はＲ−Ｃに比例
するため、ＷＬやＢＬの配線遅延は４倍になる。即ち、
配線長ｇがｎ倍に増加した時、信号の伝送はｎ２倍の時
間だけ遅れる結果となる。
ばメモリセルアレイの増大によりＷＬ及びＢＬの配線長
ｇが２倍になったとする。すると、ＷＬ及びＢＬの抵抗
Ｒ（ｃ−１ｌ＋ｇ）ｎ２倍、又ソの容量Ｃ（■ｇ）は２
倍に増加する。また、配線遅延時間ｔ４はＲ−Ｃに比例
するため、ＷＬやＢＬの配線遅延は４倍になる。即ち、
配線長ｇがｎ倍に増加した時、信号の伝送はｎ２倍の時
間だけ遅れる結果となる。
また、ＢＬの充放電電流ＩＢＬの増大を考える場合、例
えばＢＬの容量ＣＢが２倍になったとする。すると、Ｂ
Ｌの充放電電流Ｉ ＢＬは、容ｆｆ１ｃｎに比例するた
め２倍に増加する。即ち、式１式％ （但し、ｔＲｃはサイクルタイム、Ｑは電荷量、■は電
圧、ＳＡ数はセンスアンプ数、■は動作電流、Ｉｐ＊ｒ
＋は周辺回路領域で消費される電流である。） で表されるように、ＢＬの容量ＣＢがｎ倍になったとす
ると、その充放電電流ＩＢＬはｎ倍に増加する。なお、
充放電電流ＩＢＬの増大は、そのまま動作電流■にプラ
スされる。
えばＢＬの容量ＣＢが２倍になったとする。すると、Ｂ
Ｌの充放電電流Ｉ ＢＬは、容ｆｆ１ｃｎに比例するた
め２倍に増加する。即ち、式１式％ （但し、ｔＲｃはサイクルタイム、Ｑは電荷量、■は電
圧、ＳＡ数はセンスアンプ数、■は動作電流、Ｉｐ＊ｒ
＋は周辺回路領域で消費される電流である。） で表されるように、ＢＬの容量ＣＢがｎ倍になったとす
ると、その充放電電流ＩＢＬはｎ倍に増加する。なお、
充放電電流ＩＢＬの増大は、そのまま動作電流■にプラ
スされる。
従って、ＷＬＪＰＢＬの配線遅延は、半導体記憶装置の
高速化どころか各タイミングのスペックすらクリアでき
なくする。なお、これは、ＷＬやＢＬにかかわらず、全
ての配線に共通の問題でもある。
高速化どころか各タイミングのスペックすらクリアでき
なくする。なお、これは、ＷＬやＢＬにかかわらず、全
ての配線に共通の問題でもある。
また、充放電電流ＩＢＬの増大は、この充放電電流ＩＢ
Ｌが動作電流Ｉの６〜７割を支配していることにより、
デバイスの特性に大きな影響を与えることになる。
Ｌが動作電流Ｉの６〜７割を支配していることにより、
デバイスの特性に大きな影響を与えることになる。
さらに、半導体チップ中央部にメモリセルアレイ領域１
２を配置し、その外周部に周辺回路領域１３をもってく
ることは、信号配線を減らすどころか、どうしても重複
する回路ブロックを増大させる。この重複する回路ブロ
ックは、周辺回路領域で消費される電流Ｉ ｐｅａｌを
増大させるため、ますます動作電流■を増大させる結果
になっている。
２を配置し、その外周部に周辺回路領域１３をもってく
ることは、信号配線を減らすどころか、どうしても重複
する回路ブロックを増大させる。この重複する回路ブロ
ックは、周辺回路領域で消費される電流Ｉ ｐｅａｌを
増大させるため、ますます動作電流■を増大させる結果
になっている。
（発明が解決しようとする課題）
このように、従来は、メモリの大容量化を図ると、ＷＬ
、ＢＬ、信号配線等の容量及び抵抗の増大に伴う配線遅
延、及びＢＬの容量増大や重複する回路ブロックに伴う
動作電流の大幅な増大が生じる欠点があった。
、ＢＬ、信号配線等の容量及び抵抗の増大に伴う配線遅
延、及びＢＬの容量増大や重複する回路ブロックに伴う
動作電流の大幅な増大が生じる欠点があった。
よって、本発明は、メモリの大容量化を図っても、高速
化、低消費電力化を実現することができる半導体記憶装
置を提供することを目的とする。
化、低消費電力化を実現することができる半導体記憶装
置を提供することを目的とする。
［発明の構成］
（課題を解決するための手段）
上記目的を達成するために、本発明の半導体記憶装置は
、列方向に２分割され、かつ、行方向に２分割されるこ
とにより、４個のブロックに分割されるメモリセルアレ
イと、列方向に２分割されたメモリセルアレイのブロッ
ク間に配置される不規則的繰り返しパターンの周辺回路
と、行方向に２分割されたメモリセルアレイのブロック
間に配置される第１のデコーダを含む周辺回路と、列方
向に２分割されたメモリ９セルアレイのブロックと前記
不規則的繰り返しパターンの周辺回路との間に配置され
る第２のデコーダを含む周辺回路と、前記メモリセルア
レイの外周部に配置される、ボンディングパッド及び入
力保護回路を含む周辺回路とを有している。
、列方向に２分割され、かつ、行方向に２分割されるこ
とにより、４個のブロックに分割されるメモリセルアレ
イと、列方向に２分割されたメモリセルアレイのブロッ
ク間に配置される不規則的繰り返しパターンの周辺回路
と、行方向に２分割されたメモリセルアレイのブロック
間に配置される第１のデコーダを含む周辺回路と、列方
向に２分割されたメモリ９セルアレイのブロックと前記
不規則的繰り返しパターンの周辺回路との間に配置され
る第２のデコーダを含む周辺回路と、前記メモリセルア
レイの外周部に配置される、ボンディングパッド及び入
力保護回路を含む周辺回路とを有している。
また、列方向に２分割され、かつ、行方向に２分割され
ることにより、４個のブロックに分割されるメモリセル
アレイと、列方向に２分割されたメモリセルアレイのブ
ロック間に配置される不規則的繰り返しパターンの周辺
回路と、前記メモリセルアレイの各ブロックが、さらに
行方向に２分割されることにより、その２分割されたメ
モリセルアレイのブロック間に配置される第１のデコー
ダを含む周辺回路と、列方向に２分割されたメモリセル
アレイのブロックと前記不規則的繰り返しパターンの周
辺回路との間に配置される第２のデコーダを含む周辺回
路と、前記メモリセルアレイの外周部に配置される、ボ
ンディングパッド及び入力保護回路を含む周辺回路とを
有している。
ることにより、４個のブロックに分割されるメモリセル
アレイと、列方向に２分割されたメモリセルアレイのブ
ロック間に配置される不規則的繰り返しパターンの周辺
回路と、前記メモリセルアレイの各ブロックが、さらに
行方向に２分割されることにより、その２分割されたメ
モリセルアレイのブロック間に配置される第１のデコー
ダを含む周辺回路と、列方向に２分割されたメモリセル
アレイのブロックと前記不規則的繰り返しパターンの周
辺回路との間に配置される第２のデコーダを含む周辺回
路と、前記メモリセルアレイの外周部に配置される、ボ
ンディングパッド及び入力保護回路を含む周辺回路とを
有している。
さらに、前記メモリセルアレイの各ブロックは、列方向
に２″ （ｎは自然数）に分割され、それぞれが最小の
メモリセルアレイとして構成されている。
に２″ （ｎは自然数）に分割され、それぞれが最小の
メモリセルアレイとして構成されている。
また、前記第１のデコーダは、隣接するメモリセルアレ
イのブロックに共有されている。
イのブロックに共有されている。
（作用）
このような構成によれば、メモリセルアレイを列方向に
大きく２分割し、その間に不規則的繰り返しパターンの
周辺回路を配置している。また、２分割されたメモリセ
ルアレイを行方向にさらに２分割し、その間には第１の
デコーダを含む周辺回路を配置している。このため、メ
モリセルアレイに接続されるＷＬＳＢＬ等の配線長を短
くでき、その配線容量、抵抗等を低く抑えることができ
る。
大きく２分割し、その間に不規則的繰り返しパターンの
周辺回路を配置している。また、２分割されたメモリセ
ルアレイを行方向にさらに２分割し、その間には第１の
デコーダを含む周辺回路を配置している。このため、メ
モリセルアレイに接続されるＷＬＳＢＬ等の配線長を短
くでき、その配線容量、抵抗等を低く抑えることができ
る。
また、重複する回路ブロックもなくなり、メモリが大容
量化されても高速化、低消費電力化に大きく貢献できる
。
量化されても高速化、低消費電力化に大きく貢献できる
。
（実施例）
以下、図面を参照しながら本発明の一実施例について詳
細に説明する。なお、この説明において、全図にわたり
共通部分には共通の参照符号を用いることで重複説明を
避けることにする。
細に説明する。なお、この説明において、全図にわたり
共通部分には共通の参照符号を用いることで重複説明を
避けることにする。
第１図は本発明の一実施例に係わる半導体記憶装置のチ
ップレイアウトを示すものである。
ップレイアウトを示すものである。
半導体チップ２１の中央部には、規則的繰り返しパター
ン（行列状）のメモリセルアレイが配置すしている。こ
のメモリセルアレイは、その列方向（即ち、第１図にお
いて左右方向）に大きく２分割され、かつ、行方向（即
ち、第１図において０ 上下方向）に大きく２分割されている。また、列方向に
２分割されたメモリセルアレイのブロック２２ａ、 ２
２ｂとメモリセルアレイのブロック ２２ｃ。
ン（行列状）のメモリセルアレイが配置すしている。こ
のメモリセルアレイは、その列方向（即ち、第１図にお
いて左右方向）に大きく２分割され、かつ、行方向（即
ち、第１図において０ 上下方向）に大きく２分割されている。また、列方向に
２分割されたメモリセルアレイのブロック２２ａ、 ２
２ｂとメモリセルアレイのブロック ２２ｃ。
２２ｄとの間には、不規則的繰り返しパターンの周辺回
路２３が配置されている。さらに、この不規則的繰り返
しパターンの周辺回路２３には、中央に信号配線が集ま
ったパスライン２３ａが配置され、その両側に周辺回路
ブロック ２３ｂが配置されている（第２図参照）。な
お、前記信号配線はローデコーダ（以下「ＲＤＣ」とい
う。）へ接続されている。また、行方向に２分割された
メモリセルアレイのブロック ２２ａ、 ２２ｃとメモ
リセルアレイのブロック２２ｂ 、 ２２ｄと間には、
それぞれＲＤＣ（第１のデコーダ）を含む周辺回路２４
ａ、 ２４ｃが配置されている。なお、ＲＤＣを含む周
辺回路２４ａは、これに隣接するメモリセルアレイのブ
ロック ２２ａとメモリセルアレイのブロック２２ｂと
により共有されている。また、ＲＤＣを含む周辺回路２
４ｃは、これに隣接するメモリセルアレイのブロック
２２ｃとメモリセルアレイのブロック ２２ｄとにより
共有１ されている。さらに、不規則的繰り返しパターンの周辺
回路２３とメモリセルアレイの各ブロック２２ａ〜２２
ｄとの間には、それぞれカラムデコーダ（第２のデコー
ダ）（以下ｒＣＤｅｌという。）を含む周辺回路２５が
配置されている。
路２３が配置されている。さらに、この不規則的繰り返
しパターンの周辺回路２３には、中央に信号配線が集ま
ったパスライン２３ａが配置され、その両側に周辺回路
ブロック ２３ｂが配置されている（第２図参照）。な
お、前記信号配線はローデコーダ（以下「ＲＤＣ」とい
う。）へ接続されている。また、行方向に２分割された
メモリセルアレイのブロック ２２ａ、 ２２ｃとメモ
リセルアレイのブロック２２ｂ 、 ２２ｄと間には、
それぞれＲＤＣ（第１のデコーダ）を含む周辺回路２４
ａ、 ２４ｃが配置されている。なお、ＲＤＣを含む周
辺回路２４ａは、これに隣接するメモリセルアレイのブ
ロック ２２ａとメモリセルアレイのブロック２２ｂと
により共有されている。また、ＲＤＣを含む周辺回路２
４ｃは、これに隣接するメモリセルアレイのブロック
２２ｃとメモリセルアレイのブロック ２２ｄとにより
共有１ されている。さらに、不規則的繰り返しパターンの周辺
回路２３とメモリセルアレイの各ブロック２２ａ〜２２
ｄとの間には、それぞれカラムデコーダ（第２のデコー
ダ）（以下ｒＣＤｅｌという。）を含む周辺回路２５が
配置されている。
そして、メモリセルアレイの各ブロック ２２ａ〜２２
ｄは、さらに列方向に２″ （ｎは自然数）で分割（同
図では、点線で区切られる８分割）され、それぞれが最
小のメモリセルアレイとなって構成されている。なお、
最小のメモリセルアレイでは、行方向にＷＬ２Ｂが配線
され、又列方向にＢＬ２７が配線されている。また、カ
ラム選択線（ＣＳ Ｌ）２８がＢＬ２７と平行にメモリ
セルアレイ領域上を貫通して配線されている。さらに、
半導体チップ２１の外側、即ちメモリセルアレイの外周
部には、ボンディングパッド・入力保護回路を含む周辺
回路２９が配置されている。なお、必要に応じて、ボン
ディングパッド・入力保護回路を含む周辺回路２９には
、不規則的繰り返しパターンの周辺回路ブロック ２３
ｂ（第２図参照）を配置してもよい。
ｄは、さらに列方向に２″ （ｎは自然数）で分割（同
図では、点線で区切られる８分割）され、それぞれが最
小のメモリセルアレイとなって構成されている。なお、
最小のメモリセルアレイでは、行方向にＷＬ２Ｂが配線
され、又列方向にＢＬ２７が配線されている。また、カ
ラム選択線（ＣＳ Ｌ）２８がＢＬ２７と平行にメモリ
セルアレイ領域上を貫通して配線されている。さらに、
半導体チップ２１の外側、即ちメモリセルアレイの外周
部には、ボンディングパッド・入力保護回路を含む周辺
回路２９が配置されている。なお、必要に応じて、ボン
ディングパッド・入力保護回路を含む周辺回路２９には
、不規則的繰り返しパターンの周辺回路ブロック ２３
ｂ（第２図参照）を配置してもよい。
２
第３図は、前記第１図のＲＤＣを含む周辺回路２４ａ、
即ち同図のＡで示す部分を詳細に示したものである。
即ち同図のＡで示す部分を詳細に示したものである。
メモリセルアレイのブロック ２２ａを構成する最小の
メモリセルアレイ ３０ａ、 ３０ａと、メモリセル
アレイのブロック２２ｂを構成する最小のメモリセルア
レイ ３０ｂ、 ３０ｂとに挟まれた部分には、アド
レスを選択する回路（ＲＤＣ）３１が配置されている。
メモリセルアレイ ３０ａ、 ３０ａと、メモリセル
アレイのブロック２２ｂを構成する最小のメモリセルア
レイ ３０ｂ、 ３０ｂとに挟まれた部分には、アド
レスを選択する回路（ＲＤＣ）３１が配置されている。
このアドレスを選択する回路３１は、これに隣接する最
小のメモリセルアレイ ３０ａ及び３０ｂにより共有さ
れている。また、アドレスを選択する回路３１と最小の
メモリセルアレイ ３０ａ、 Ｂｏｂとの間には、ＷＬ
をドライブする回路３２が最小のメモリセルアレイ ３
０ａ、 ３０ｂに固有に配置されている。
小のメモリセルアレイ ３０ａ及び３０ｂにより共有さ
れている。また、アドレスを選択する回路３１と最小の
メモリセルアレイ ３０ａ、 Ｂｏｂとの間には、ＷＬ
をドライブする回路３２が最小のメモリセルアレイ ３
０ａ、 ３０ｂに固有に配置されている。
また、最小のメモリセルアレイ ３０ａ、 ３０ｂによ
り挟まれた部分３３には、センスアンプ回路、ゲーティ
ング回路等が配置されている。さらに、ＲＤＣを含む周
辺回路２４ａには、四方を最小のメモリセルアレイ ３
０ａ、 ３０ｂにより囲まれた部分３４に隙間が生じる
が、この部分３４にはアドレスを選択する３ 回路やロウ系のりダンダンシー回路、フユーズ等を配置
すればパターンを有効に活用することができる。
り挟まれた部分３３には、センスアンプ回路、ゲーティ
ング回路等が配置されている。さらに、ＲＤＣを含む周
辺回路２４ａには、四方を最小のメモリセルアレイ ３
０ａ、 ３０ｂにより囲まれた部分３４に隙間が生じる
が、この部分３４にはアドレスを選択する３ 回路やロウ系のりダンダンシー回路、フユーズ等を配置
すればパターンを有効に活用することができる。
このような構成によれば、メモリセルアレイを大きく４
個のブロック ２２ａ〜２２ｄに分割している。そして
、そのメモリセルアレイのブロック２２ａ〜２２６間に
不規則的繰り返しパターンの周辺回路２３、ＲＤＣを含
む周辺回路２４ａ、 ２４ｃ等を形成している。このた
め、１本のＷＬにつながるメモリセルの数を減らすこと
ができると共に、ＷＬやＢＬの配線長も短く抑えること
ができる。また、ＲＤＣを含む周辺回路２４ａ、 ２４
ｃは、それぞれ行方向に分割されたメモリセルアレイの
ブロック２２ａ及び２２ｂ、 ２２ｃ及び２２ｄに共
有されているため、ＲＤＣの信号配線も共通化でき、チ
ップの縮小化に貢献できる。なお、ＲＤＣを含む周辺回
路２４ａ、 ２４ｃは、これに隣接するメモリセルアレ
イのブロック ２２ａ及び２２ｂ、 ２２ｃ及び２２
ｄに共有化させず、第４図に示すように、ＲＤＣを含む
周辺回路２４ａ〜２４ｄをそれぞれのメモリセルアレイ
の４ ブロック ２２ａ〜２２ｄに固有に設けても良い。しか
し、この場合はＲＤＣの制御信号線の配線容量及び抵抗
、チップ面積等が問題となるので好ましくない。さらに
、メモリセルアレイの各ブロック２２ａ〜２２ｄは、さ
らに列方向に２″ （ｎは自然数）で分割され、最小の
メモリセルアレイ ３０ａ、 ３０ｂとなって構成され
ている。これにより、最小のメモリセルアレイ ３０ａ
、 ３０ｂ単位で行選択ができるようになり、さらにＷ
Ｌの細分化が可能になる。
個のブロック ２２ａ〜２２ｄに分割している。そして
、そのメモリセルアレイのブロック２２ａ〜２２６間に
不規則的繰り返しパターンの周辺回路２３、ＲＤＣを含
む周辺回路２４ａ、 ２４ｃ等を形成している。このた
め、１本のＷＬにつながるメモリセルの数を減らすこと
ができると共に、ＷＬやＢＬの配線長も短く抑えること
ができる。また、ＲＤＣを含む周辺回路２４ａ、 ２４
ｃは、それぞれ行方向に分割されたメモリセルアレイの
ブロック２２ａ及び２２ｂ、 ２２ｃ及び２２ｄに共
有されているため、ＲＤＣの信号配線も共通化でき、チ
ップの縮小化に貢献できる。なお、ＲＤＣを含む周辺回
路２４ａ、 ２４ｃは、これに隣接するメモリセルアレ
イのブロック ２２ａ及び２２ｂ、 ２２ｃ及び２２
ｄに共有化させず、第４図に示すように、ＲＤＣを含む
周辺回路２４ａ〜２４ｄをそれぞれのメモリセルアレイ
の４ ブロック ２２ａ〜２２ｄに固有に設けても良い。しか
し、この場合はＲＤＣの制御信号線の配線容量及び抵抗
、チップ面積等が問題となるので好ましくない。さらに
、メモリセルアレイの各ブロック２２ａ〜２２ｄは、さ
らに列方向に２″ （ｎは自然数）で分割され、最小の
メモリセルアレイ ３０ａ、 ３０ｂとなって構成され
ている。これにより、最小のメモリセルアレイ ３０ａ
、 ３０ｂ単位で行選択ができるようになり、さらにＷ
Ｌの細分化が可能になる。
従って、ＷＬＳＢＬ、信号配線等を短くでき、その配線
容量、抵抗等を低く抑えることができる。
容量、抵抗等を低く抑えることができる。
また、重複する回路ブロックもなくなり、高速化、低消
費電力化に大きく貢献できる。なお、１６Ｍ ＤＲＡ
Ｍのように、メモリの大容量化を図ると共に、ＷＬやＢ
Ｌの配線遅延、ＢＬの充放電電流等のデバイス特性の向
上を達成するには、このようにメモリセルアレイ領域を
大きく４個のブロックに分割することは大変効果的であ
る。
費電力化に大きく貢献できる。なお、１６Ｍ ＤＲＡ
Ｍのように、メモリの大容量化を図ると共に、ＷＬやＢ
Ｌの配線遅延、ＢＬの充放電電流等のデバイス特性の向
上を達成するには、このようにメモリセルアレイ領域を
大きく４個のブロックに分割することは大変効果的であ
る。
ところで、本発明は前記実施例に限られるものではなく
、種々の変形が可能である。
、種々の変形が可能である。
５
第５図は、その一つとして４個に分割されたメモリセル
アレイの各ブロックを、さらに行方向に大きく２分割し
た半導体記憶装置のチップレイアウトを示している。
アレイの各ブロックを、さらに行方向に大きく２分割し
た半導体記憶装置のチップレイアウトを示している。
即ち、半導体チップ２１の中央部には、４個に分割され
た規則的繰り返しパターンのメモリセルアレイのブロッ
ク ２２ａ、 ２２ａ−２２ｂ、 ２２ｂ−２２ｃ
、 ２２ｃｍ及び２２ｄ、 ２２ｄ−がそれぞれ形
成されている。そして、列方向に分割されたメモリセル
アレイのブロック ２２ａ、 ２２ａ−、２２ｂ、
２２ｂ−と、メモリセルアレイのブロック ２２ｃ、
２２ｃ２２ｄ、 ２２ｃｍとの間には、不規則的
繰り返しパターンの周辺回路領域２３が形成されている
。
た規則的繰り返しパターンのメモリセルアレイのブロッ
ク ２２ａ、 ２２ａ−２２ｂ、 ２２ｂ−２２ｃ
、 ２２ｃｍ及び２２ｄ、 ２２ｄ−がそれぞれ形
成されている。そして、列方向に分割されたメモリセル
アレイのブロック ２２ａ、 ２２ａ−、２２ｂ、
２２ｂ−と、メモリセルアレイのブロック ２２ｃ、
２２ｃ２２ｄ、 ２２ｃｍとの間には、不規則的
繰り返しパターンの周辺回路領域２３が形成されている
。
また、４個に分割されたメモリセルアレイの各ブロック
２２ａ、 ２２ａ −２２ｂ、 ２２＋） −２
２ｃ。
２２ａ、 ２２ａ −２２ｂ、 ２２＋） −２
２ｃ。
２２ｃ−及び２２ｄ、 ２２ｄ−は、それぞれが行方
向にさらに大きく２分割されている。そして、その分割
されたメモリセルアレイのブロック ２２ａ及び２２ａ
−間にはＲＤＣ（第１のデコーダ）を含む周辺回路２４
ａが、メモリセルアレイのブロック ２２ｂ６ 及び２２ｂ−間にはＲＤＣを含む周辺回路２４ｂが、メ
モリセルアレイのブロック ２２ｃ及び２２ｃ−間には
ＲＤＣを含む周辺回路２４ｃが、メモリセルアレイのブ
ロック ２２ｄ及び２２ｃ″間にはＲＤＣを含む周辺回
路２２ｄがそれぞれ配置されている。なお、ＲＤＣを含
む周辺回路２４ａ〜２４ｄは、これに隣接するメモリセ
ルアレイのブロックにより共有されている。さらに、不
規則的繰り返しパターンの周辺回路２３とメモリセルア
レイの各ブロック ２２ａ〜２２ｄ 、 ２２ａ
〜２２ｄ−との間には、それぞれＣＤＣ（第２のデコー
ダ）を含む周辺回路２５が配置されている。
向にさらに大きく２分割されている。そして、その分割
されたメモリセルアレイのブロック ２２ａ及び２２ａ
−間にはＲＤＣ（第１のデコーダ）を含む周辺回路２４
ａが、メモリセルアレイのブロック ２２ｂ６ 及び２２ｂ−間にはＲＤＣを含む周辺回路２４ｂが、メ
モリセルアレイのブロック ２２ｃ及び２２ｃ−間には
ＲＤＣを含む周辺回路２４ｃが、メモリセルアレイのブ
ロック ２２ｄ及び２２ｃ″間にはＲＤＣを含む周辺回
路２２ｄがそれぞれ配置されている。なお、ＲＤＣを含
む周辺回路２４ａ〜２４ｄは、これに隣接するメモリセ
ルアレイのブロックにより共有されている。さらに、不
規則的繰り返しパターンの周辺回路２３とメモリセルア
レイの各ブロック ２２ａ〜２２ｄ 、 ２２ａ
〜２２ｄ−との間には、それぞれＣＤＣ（第２のデコー
ダ）を含む周辺回路２５が配置されている。
そして、メモリセルアレイの各ブロック ２２ａ〜２２
ｄ 、 ２２ａ−〜２２ｄ−は、さらに列方向に２″
（ｎは自然数）で分割（同図では、点線で区切られる８
分割）され、それぞれが最小のメモリセルアレイとなっ
て構成されている。また、半導体チップ２１の外側、即
ちメモリセルアレイの外周部には、ボンディングパッド
・入力保護回路を含む周辺回路２９が形成されている。
ｄ 、 ２２ａ−〜２２ｄ−は、さらに列方向に２″
（ｎは自然数）で分割（同図では、点線で区切られる８
分割）され、それぞれが最小のメモリセルアレイとなっ
て構成されている。また、半導体チップ２１の外側、即
ちメモリセルアレイの外周部には、ボンディングパッド
・入力保護回路を含む周辺回路２９が形成されている。
７
このような構成によれば、４個に分割されたメモリセル
アレイの各ブロック ２２ａ、 ２２ａ２２ｂ、
２２ｂ−２２ｅ、 ２２ｃ″及び２２ｄ、 ２２ｄ
−は、それぞれが行方向にさらに大きく２分割されてい
る。そして、このような８個に分割されたメモリセルア
レイのブロック間に不規則的繰り返しパタンの周辺回路
２３、ＲＤＣを含む周辺回路２４等が形成されている。
アレイの各ブロック ２２ａ、 ２２ａ２２ｂ、
２２ｂ−２２ｅ、 ２２ｃ″及び２２ｄ、 ２２ｄ
−は、それぞれが行方向にさらに大きく２分割されてい
る。そして、このような８個に分割されたメモリセルア
レイのブロック間に不規則的繰り返しパタンの周辺回路
２３、ＲＤＣを含む周辺回路２４等が形成されている。
このため、前記第１図の実施例と同様な効果を得ること
ができる。
ができる。
［発明の効果］
以上、説明したように、本発明の半導体記憶装置によれ
ば、次のような効果を奏する。
ば、次のような効果を奏する。
半導体チップ中央部にあるメモリセルアレイを列方向に
大きく２分割し、その間に不規則的繰り返しパターンか
らなる周辺回路を配置している。
大きく２分割し、その間に不規則的繰り返しパターンか
らなる周辺回路を配置している。
また、２分割されたメモリセルアレイを行方向にさらに
２分割し、その間にはＲＤＣを含む周辺回路を配置して
いる。このため、ＷＬＳＢＬ、信号線等の配線長も短く
でき、その配線容量、抵抗等を低く抑えることが可能に
なる。また、重複する８ 回路ブロックもなくなり、メモリが大容量化されても高
速化、低消費電力化に大きく貢献できる。
２分割し、その間にはＲＤＣを含む周辺回路を配置して
いる。このため、ＷＬＳＢＬ、信号線等の配線長も短く
でき、その配線容量、抵抗等を低く抑えることが可能に
なる。また、重複する８ 回路ブロックもなくなり、メモリが大容量化されても高
速化、低消費電力化に大きく貢献できる。
第１図は本発明の一実施例に係わる半導体記憶装置のチ
ップレイアウトを示す平面パターン図、第２図は不規則
的繰り返しパターンの周辺回路を詳細に示す図、第３図
は前記第１図のＲＤＣを含む周辺回路を詳細に示す図、
第４図及び第５図はそれぞれ本発明の他の実施例に係わ
る半導体記憶装置のチップレイアウトを示す平面パター
ン図、第６図は従来の半導体記憶装置のチップレイアウ
トを示す平面パターン図である。 ２１−・・半導体チップ、２２ａ 〜２２ｄ、 ２２
ａ−〜２２ｄ−・・・メモリセルアレイの各ブロック、
２３・・・不規則的パターンの周辺回路、２４ａ〜２４
ｄ・・・ＲＤＣ（ローデコーダ）を含む周辺回路、２５
・・・ＣＤＣ（カラムデコーダ）を含む周辺回路、２６
・・・ＷＬ（ローＦＭ） 、２７・・・ＢＬ（ビット線
）２Ｂ・・・カラム選択線、２９・・・ボンディングパ
ッド・入力保護回路を含む周辺回路。 ９
ップレイアウトを示す平面パターン図、第２図は不規則
的繰り返しパターンの周辺回路を詳細に示す図、第３図
は前記第１図のＲＤＣを含む周辺回路を詳細に示す図、
第４図及び第５図はそれぞれ本発明の他の実施例に係わ
る半導体記憶装置のチップレイアウトを示す平面パター
ン図、第６図は従来の半導体記憶装置のチップレイアウ
トを示す平面パターン図である。 ２１−・・半導体チップ、２２ａ 〜２２ｄ、 ２２
ａ−〜２２ｄ−・・・メモリセルアレイの各ブロック、
２３・・・不規則的パターンの周辺回路、２４ａ〜２４
ｄ・・・ＲＤＣ（ローデコーダ）を含む周辺回路、２５
・・・ＣＤＣ（カラムデコーダ）を含む周辺回路、２６
・・・ＷＬ（ローＦＭ） 、２７・・・ＢＬ（ビット線
）２Ｂ・・・カラム選択線、２９・・・ボンディングパ
ッド・入力保護回路を含む周辺回路。 ９
Claims (4)
- （１）行列状に配置されたメモリセルアレイを有する半
導体記憶装置において、 ａ、列方向に２分割され、かつ、行方向 に２分割されることにより、４個のブロックに分割され
るメモリセルアレイと、 ｂ、列方向に２分割されたメモリセルア レイのブロック間に配置される不規則的繰り返しパター
ンの周辺回路と、 ｃ、行方向に２分割されたメモリセルア レイのブロック間に配置される第１のデコーダを含む周
辺回路と、 ｄ、列方向に２分割されたメモリセルア レイのブロックと前記不規則的繰り返しパターンの周辺
回路との間に配置される第２のデコーダを含む周辺回路
と、 ｅ、前記メモリセルアレイの外周部に配 置される、ボンディングパッド及び入力保護回路を含む
周辺回路とを具備することを特徴とする半導体記憶装置
。 - （２）行列状に配置されたメモリセルアレイを有する半
導体記憶装置において、 ａ、列方向に２分割され、かつ、行方向 に２分割されることにより、４個のブロックに分割され
るメモリセルアレイと、 ｂ、列方向に２分割されたメモリセルア レイのブロック間に配置される不規則的繰り返しパター
ンの周辺回路と、 ｃ、前記メモリセルアレイの各ブロック が、さらに行方向に２分割されることにより、その２分
割されたメモリセルアレイのブロック間に配置される第
１のデコーダを含む周辺回路と、ｄ、列方向に２分割さ
れたメモリセルア レイのブロックと前記不規則的繰り返しパターンの周辺
回路との間に配置される第２のデコーダを含む周辺回路
と、 ｅ、前記メモリセルアレイの外周部に配 置される、ボンディングパッド及び入力保護回路を含む
周辺回路とを具備することを特徴とする半導体記憶装置
。 - （３）前記メモリセルアレイの各ブロックは、さらに列
方向に２＾ｎ（ｎは自然数）に分割され、それぞれが最
小のメモリセルアレイとして構成されていることを特徴
とする請求項１又は２記載の半導体記憶装置。 - （４）前記第１のデコーダは、隣接するメモリセルアレ
イのブロックに共有されていることを特徴とする請求項
１又は２記載の半導体記憶装置。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1260871A JP2542706B2 (ja) | 1989-10-05 | 1989-10-05 | ダイナミックｒａｍ |
| KR1019900015709A KR910008726A (ko) | 1989-10-05 | 1990-09-29 | 반도체기억장치 |
| US07/591,948 US5142492A (en) | 1989-10-05 | 1990-10-02 | Semiconductor memory device |
| EP90119102A EP0421447B1 (en) | 1989-10-05 | 1990-10-05 | Semiconductor memory device |
| DE69027085T DE69027085T2 (de) | 1989-10-05 | 1990-10-05 | Halbleiterspeicheranordnung |
| US08/475,378 USRE36236E (en) | 1989-10-05 | 1995-06-07 | Semiconductor memory device |
| KR96008782U KR0112040Y1 (en) | 1989-10-05 | 1996-04-22 | A semiconductor memory device |
| KR2019970013772U KR0140213Y1 (ko) | 1989-10-05 | 1997-06-10 | 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1260871A JP2542706B2 (ja) | 1989-10-05 | 1989-10-05 | ダイナミックｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03123071A true JPH03123071A (ja) | 1991-05-24 |
| JP2542706B2 JP2542706B2 (ja) | 1996-10-09 |
Family
ID=17353910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1260871A Expired - Lifetime JP2542706B2 (ja) | 1989-10-05 | 1989-10-05 | ダイナミックｒａｍ |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US5142492A (ja) |
| EP (1) | EP0421447B1 (ja) |
| JP (1) | JP2542706B2 (ja) |
| KR (3) | KR910008726A (ja) |
| DE (1) | DE69027085T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100467547B1 (ko) * | 2001-09-21 | 2005-01-24 | 미쓰비시덴키 가부시키가이샤 | 반도체 집적회로 장치 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5517442A (en) | 1995-03-13 | 1996-05-14 | International Business Machines Corporation | Random access memory and an improved bus arrangement therefor |
| JPH08273363A (ja) * | 1995-03-30 | 1996-10-18 | Nec Corp | 半導体記憶装置 |
| JPH09161476A (ja) | 1995-10-04 | 1997-06-20 | Toshiba Corp | 半導体メモリ及びそのテスト回路、並びにデ−タ転送システム |
| KR100203145B1 (ko) * | 1996-06-29 | 1999-06-15 | 김영환 | 반도체 메모리 소자의 뱅크 분산 방법 |
| US5936877A (en) | 1998-02-13 | 1999-08-10 | Micron Technology, Inc. | Die architecture accommodating high-speed semiconductor devices |
| DE19960557B4 (de) * | 1999-12-15 | 2006-09-07 | Infineon Technologies Ag | Integrierter dynamischer Halbleiterspeicher mit zeitlich gesteuertem Lesezugriff |
| JP2003173682A (ja) | 2001-12-04 | 2003-06-20 | Seiko Epson Corp | 半導体記憶装置、メモリシステムおよび電子機器 |
| US7110321B1 (en) | 2004-09-07 | 2006-09-19 | Integrated Device Technology, Inc. | Multi-bank integrated circuit memory devices having high-speed memory access timing |
| KR100996187B1 (ko) * | 2008-01-18 | 2010-11-24 | 주식회사 하이닉스반도체 | 고집적 반도체 메모리 장치의 내부 구조 |
| CN101950368B (zh) * | 2010-09-20 | 2012-08-29 | 珠海天威技术开发有限公司 | 24c系列芯片存储容量的识别方法 |
| KR102360410B1 (ko) * | 2017-08-30 | 2022-02-08 | 삼성전자주식회사 | 반도체 장치 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS609152A (ja) * | 1983-06-29 | 1985-01-18 | Fujitsu Ltd | 半導体装置 |
| JPS60251643A (ja) * | 1984-05-28 | 1985-12-12 | Sharp Corp | 半導体ゲ−トアレイ装置 |
| US4736271A (en) * | 1987-06-23 | 1988-04-05 | Signetics Corporation | Protection device utilizing one or more subsurface diodes and associated method of manufacture |
| JP2762292B2 (ja) * | 1989-03-20 | 1998-06-04 | 株式会社日立製作所 | 半導体記憶装置 |
| EP0484088B1 (en) * | 1990-10-29 | 1996-05-08 | Nec Corporation | Stacked capacitor DRAM cell |
-
1989
- 1989-10-05 JP JP1260871A patent/JP2542706B2/ja not_active Expired - Lifetime
-
1990
- 1990-09-29 KR KR1019900015709A patent/KR910008726A/ko not_active Withdrawn
- 1990-10-02 US US07/591,948 patent/US5142492A/en not_active Ceased
- 1990-10-05 EP EP90119102A patent/EP0421447B1/en not_active Expired - Lifetime
- 1990-10-05 DE DE69027085T patent/DE69027085T2/de not_active Expired - Lifetime
-
1995
- 1995-06-07 US US08/475,378 patent/USRE36236E/en not_active Expired - Lifetime
-
1996
- 1996-04-22 KR KR96008782U patent/KR0112040Y1/ko not_active Expired - Lifetime
-
1997
- 1997-06-10 KR KR2019970013772U patent/KR0140213Y1/ko not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100467547B1 (ko) * | 2001-09-21 | 2005-01-24 | 미쓰비시덴키 가부시키가이샤 | 반도체 집적회로 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2542706B2 (ja) | 1996-10-09 |
| KR910008726A (ko) | 1991-05-31 |
| US5142492A (en) | 1992-08-25 |
| KR0112040Y1 (en) | 1998-04-08 |
| EP0421447A2 (en) | 1991-04-10 |
| KR0140213Y1 (ko) | 1999-04-15 |
| DE69027085T2 (de) | 1996-10-31 |
| EP0421447B1 (en) | 1996-05-22 |
| EP0421447A3 (en) | 1992-06-17 |
| DE69027085D1 (de) | 1996-06-27 |
| USRE36236E (en) | 1999-06-29 |
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