JPH09161476A - 半導体メモリ及びそのテスト回路、並びにデ−タ転送システム - Google Patents

半導体メモリ及びそのテスト回路、並びにデ−タ転送システム

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JPH09161476A
JPH09161476A JP8278881A JP27888196A JPH09161476A JP H09161476 A JPH09161476 A JP H09161476A JP 8278881 A JP8278881 A JP 8278881A JP 27888196 A JP27888196 A JP 27888196A JP H09161476 A JPH09161476 A JP H09161476A
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semiconductor memory
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Haruki Toda
春希 戸田
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  • Semiconductor Memories (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

(57)【要約】 【課題】 チップ面積の増大なく、メモリのデ−タ転送
速度を高める。 【解決手段】 バンク１１−０〜１１−３は、メモリチ
ップ１０上にマトリックス状に配置される。デ−タ入出
力回路１２は、メモリチップ１０の一辺に沿って配置さ
れる。デ−タバス１３は、バンク間に配置され、デ−タ
入出力回路１２に接続される。各バンクにおいて、セル
アレイコントロ−ラＣＡＣとロウデコ−ダＲＤは、互い
に対向し、カラムデコ−ダＣＤ０，ＣＤ１とＤＱバッフ
ァＤＱは、互いに対向する。ロ−カルＤＱ線１８ａは、
メモリセルアレイＣＡＬ，ＣＡＲ間に配置され、グロ−
バルＤＱ線１８ｂは、メモリセルアレイＣＡＬ，ＣＡＲ
上に配置される。ロ−カルＤＱ線１８ａが延長する方向
は、グロ−バルＤＱ線１８ｂが延長する方向に垂直であ
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数ビットのデ−
タの入出力を同時に行うマルチビットタイプの半導体メ
モリに関する。
【０００２】
【従来の技術】ＤＲＡＭ（ダイナミック型ランダムアク
セスメモリ）などの半導体メモリを有するデジタルシス
テムでは、デ−タ転送速度を高めるため、以下の工夫が
施されている。
【０００３】第一の工夫は、半導体メモリをマルチビッ
トタイプにすることである。マルチビット（×２n ）タ
イプの半導体メモリは、一般に、２n （ｎは、自然数）
ビットのデ−タの入出力を同時に行うことができるよう
に構成されている。
【０００４】第二の工夫は、ＣＰＵ（ｃｅｎｔｒａｌ
ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）から出力される高周
波数の外部クロックに同期させてデ−タの入出力動作を
行うことである。このようなクロック同期タイプの半導
体メモリ（ＳＤＲＡＭ、ＲＤＲＡＭなど）では、外部ク
ロックの周波数を高くすればするほど、連続したデ−タ
を高速に入出力できるため、デ−タ転送速度を高めるこ
とができる。
【０００５】第三の工夫は、１つの半導体メモリ（メモ
リチップ）内に複数のバンクを設けることである。複数
のバンクは、互いに同一の要素を有し、これら複数のバ
ンクの各々が独立にデ−タの入出力動作を行うことがで
きるように構成されている。これにより、最初のデ−タ
にアクセスするまでの時間（レイテシン）を短くでき、
デ−タ転送速度を高めることができる。
【０００６】図３７は、従来の半導体メモリのチップレ
イアウトの概略を示している。
【０００７】この半導体メモリは、上記三つの工夫の全
てを備えているものである。
【０００８】１つのメモリチップ１０上には、４つのバ
ンク１１−０〜１１−３が配置されている。各バンク１
１−０〜１１−３には、メモリセルアレイ、セルアレイ
コントロ−ラが形成され、かつ、ロウデコ−ダ、カラム
デコ−ダ、ＤＱバッファ（バンクの入出力部のバッファ
のことをいう）などの周辺回路が形成されている。
【０００９】また、１つのメモリチップ１０上には、デ
−タ入出力領域１２が配置されている。デ−タ入出力領
域１２には、複数の入出力回路（Ｉ／Ｏ）、例えば１６
ビット（２バイト）のデ−タの入出力を同時に行う場合
には、１６個の入出力回路が形成されている。
【００１０】バンク１１−０〜１１−３の間には、デ−
タバス１３が配置されている。デ−タバス１３は、バン
ク１１−０〜１１−３とデ−タ入出力領域１２の間にお
けるデ−タの経路となるものである。デ−タバス１３
は、例えば１６ビット（２バイト）のデ−タの入出力を
同時に行う場合、１６ビットのデ−タの転送を行えるよ
うに構成される。
【００１１】上述の半導体メモリのデ−タ入出力動作
は、以下のようにして行われる。
【００１２】まず、４つのバンク１１−０〜１１−３の
うちから１つのバンクが選択される。選択された１つの
バンクでは、アドレス信号に基づいてメモリセルのアク
セス動作が行われ、２n ビット（例えば１６ビット（２
バイト））のデ−タが選択された１つのバンクから出力
される。
【００１３】この２n ビットのデ−タは、デ−タバス１
３を経由して、デ−タ入出力領域１２に導かれ、かつ、
デ−タ入出力領域１２から半導体メモリ（メモリチッ
プ）外部に出力される。
【００１４】
【発明が解決しようとする課題】上述の半導体メモリに
おいて検討しなければならない点は、１つのメモリチッ
プ上の全領域に占めるデ−タバス１３の領域の割合であ
る。即ち、デ−タバス１３の領域をできるだけ小さく
し、チップ面積の縮小を図ることが重要である。
【００１５】しかし、同時に入出力を行えるビット数が
増えるに従い、デ−タバスの領域は、増大する。
【００１６】つまり、従来は、半導体メモリの構成を、
１６ビットタイプ（×１６）→３２ビットタイプ（×３
２）→６４ビット（×６４）へと、多ビットタイプのも
のに移行していくに従い、チップ面積が増大してく欠点
がある。
【００１７】本発明は、上記欠点を解決すべくなされた
もので、その目的は、マルチビットタイプ、クロック同
期タイプ、バンクタイプの半導体メモリにおいて、チッ
プ面積を増大させることなく、デ−タ転送速度を高める
ことを可能にすることである。
【００１８】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体メモリは、メモリチップと、前記メ
モリチップ上に配置される複数のバンクを備えている。
前記複数のバンクの各々は、互いに独立して、複数ビッ
トのデ−タの読み出し動作又は複数ビットのデ−タの書
き込み動作を行う。
【００１９】前記複数のバンクの各々は、複数の中ブロ
ックを有する。前記中ブロックの各々は、メモリセルア
レイから構成される２つの小ブロックと、前記２つの小
ブロックの間に配置されるセンスアンプと、前記メモリ
セルアレイ上に配置されるワ−ド線、デ−タ線及びカラ
ム選択線を有する。前記中ブロックの各々は、前記カラ
ム選択線及び前記デ−タ線対が延長するカラム方向に配
置される。前記小ブロックの各々は、前記カラム方向に
配置される。
【００２０】前記複数のバンクの各々は、前記カラム方
向の２つの端部のうちの一方に配置され、前記カラム選
択線に接続される少なくとも１つのカラムデコ−ダを有
する。
【００２１】前記複数のバンクの各々は、前記ワ−ド線
が延長するロウ方向の２つの端部のうちの一方に配置さ
れ、前記中ブロックの各々に１つずつ設けられ、前記ワ
−ド線に接続されるロウデコ−ダを有する。
【００２２】前記複数のバンクの各々は、前記カラム方
向の２つの端部のうちの他方に配置されるＤＱバッファ
を有する。
【００２３】前記複数のバンクの各々は、前記ロウ方向
の２つの端部のうちの他方に配置され、前記複数ビット
のデ−タの読み出し動作又は前記複数ビットのデ−タの
書き込み動作を制御するセルアレイコントロ−ラを有す
る。
【００２４】本発明の半導体メモリは、前記メモリチッ
プ上に配置され、前記複数ビットのデ−タの入出力を実
行するためのデ−タ入出力領域と、前記複数のバンクに
共通に設けられ、前記ロウ方向に延長し、前記複数のバ
ンクと前記デ−タ入出力領域の間における前記複数ビッ
トのデ−タの経路となるデ−タバスを備える。
【００２５】前記複数のバンクの各々は、前記中ブロッ
クの各々を構成する前記２つの小ブロックの間に配置さ
れ、前記ロウ方向に延長し、前記センスアンプに接続さ
れるロ−カルＤＱ線対と、前記中ブロック上において前
記カラム方向に延長し、前記ロ−カルＤＱ線対と前記Ｄ
Ｑバッファとを接続するグロ−バルＤＱ線対と備えてい
る。
【００２６】本発明の半導体メモリは、メモリチップ
と、前記メモリチップ上に配置される複数のメインバン
クを備えている。前記複数のメインバンクの各々は、複
数のサブバンクから構成される。前記複数のサブバンク
の各々は、互いに独立して、複数ビットのデ−タの読み
出し動作又は複数ビットのデ−タの書き込み動作を行
う。
【００２７】前記複数のサブバンクの各々は、複数の中
ブロックを有する。前記中ブロックの各々は、メモリセ
ルアレイから構成される２つの小ブロックと、前記２つ
の小ブロックの間に配置されるセンスアンプと、前記メ
モリセルアレイ上に配置されるワ−ド線、デ−タ線及び
カラム選択線を有する。前記中ブロックの各々は、前記
カラム選択線及び前記デ−タ線対が延長するカラム方向
に配置される。前記小ブロックの各々は、前記カラム方
向に配置される。
【００２８】前記複数のサブバンクの各々は、前記カラ
ム方向の２つの端部のうちの一方に配置され、前記カラ
ム選択線に接続される少なくとも１つのカラムデコ−ダ
を有する。
【００２９】前記複数のサブバンクの各々は、前記ワ−
ド線が延長するロウ方向の２つの端部のうちの一方に配
置され、前記中ブロックの各々に１つずつ設けられ、前
記ワ−ド線に接続されるロウデコ−ダを有する。
【００３０】前記複数のサブバンクの各々は、前記カラ
ム方向の２つの端部のうちの他方に配置されるＤＱバッ
ファを有する。
【００３１】前記複数のサブバンクの各々は、前記ロウ
方向の２つの端部のうちの他方に配置され、前記複数ビ
ットのデ−タの読み出し動作又は前記複数ビットのデ−
タの書き込み動作を制御するセルアレイコントロ−ラを
有する。
【００３２】本発明の半導体メモリは、前記メモリチッ
プ上に配置され、前記複数ビットのデ−タの入出力を実
行するためのデ−タ入出力領域と、前記複数のメインバ
ンクを構成する全てのサブバンクのうち２つ以上のサブ
バンクに共通に設けられ、前記ロウ方向に延長し、前記
サブバンクと前記デ−タ入出力領域の間における前記複
数ビットのデ−タの経路となる複数のデ−タバスを有す
る。
【００３３】前記複数のサブバンクの各々は、前記中ブ
ロックの各々を構成する前記２つの小ブロックの間に配
置され、前記ロウ方向に延長し、前記センスアンプに接
続されるロ−カルＤＱ線対と、前記中ブロック上におい
て前記カラム方向に延長し、前記ロ−カルＤＱ線対と前
記ＤＱバッファとを接続するグロ−バルＤＱ線対と備え
る。
【００３４】本発明のテスト回路を備える半導体メモリ
は、複数のブロックから構成されるメモリセルアレイ
と、前記複数のブロックのうちｎ（ｎは、２以上の自然
数）のブロック内のメモリセルに同時にｎビットのデ−
タを書き込むブロックライト手段と、前記ｎのブロック
に書き込む前記ｎビットのデ−タを予め保持しておくレ
ジスタとを有する。
【００３５】本発明のテスト回路は、テストモ−ド時に
おいて、前記メモリセルアレイのメモリセルに同時に前
記レジスタに保持された前記ｎビットのデ−タを書き込
み、かつ、前記メモリセルの前記ｎビットのデ−タを読
み出すためのテストモ−ド書き込み・読み出し手段と、
前記レジスタに保持された前記ｎビットのデ−タと前記
テストモ−ド書き込み・読み出し手段により前記メモリ
セルから読み出された前記ｎビットのデ−タとを比較
し、その比較結果に基づいて前記半導体メモリの良否を
判定し、その良否の結果を示す１ビットのデ−タを出力
する比較手段と、前記比較手段から出力される前記１ビ
ットのデ−タを前記半導体メモリの外部に出力するため
のテスト用出力回路とを備える。
【００３６】本発明のテスト回路は、前記比較手段にお
ける前記比較結果を示すｎビットのデ−タを保持するラ
ッチ手段と、前記良否の結果が不良である場合に、前記
ラッチ手段のｎビットのデ−タを順次前記テスト用出力
回路に与える切り替え手段とを備える。
【００３７】本発明のテスト回路を備える半導体メモリ
は、ｎビットのデ−タの入出力を同時に行えるｎビット
タイプの半導体メモリであり、前記半導体メモリは、通
常動作モ−ド時に使用されるｎ個の出力パッドを有し、
本発明のテスト回路のテスト用出力回路は、前記ｎ個の
出力パッドのうちの１つの出力パッドに接続される。
【００３８】本発明のデ−タ転送システムは、カラム方
向に延長して配置される複数のブロックを有し、各々の
ブロックは、マトリックス状に配置される複数のスイッ
チから構成される２つのスイッチアレイと、前記２つの
スイッチアレイのロウ方向の２つの端部のうちの一方に
隣接して配置され、前記２つのスイッチアレイのロウを
選択するロウデコ−ダと、前記２つのスイッチアレイの
間に配置され、前記ロウ方向に延長するロ−カルＤＱ線
と、各スイッチアレイの複数のスイッチに接続され、デ
−タを前記ロ−カルＤＱ線に導くデ−タ線とから構成さ
れる。
【００３９】また、本発明のデ−タ転送システムは、前
記複数のブロック上において前記カラム方向に延長して
配置され、一端が前記ロ−カルＤＱ線に接続されるグロ
−バルＤＱ線と、前記複数のブロックの前記カラム方向
の２つの端部のうちの一方に隣接して配置され、前記複
数のブロックのスイッチアレイのカラムを選択するカラ
ムデコ−ダと、前記複数のブロックの前記カラム方向の
２つの端部のうちの他方に隣接して配置され、前記グロ
−バルＤＱ線の他端に接続され、デ−タの入出力を実行
するデ−タ入出力回路とを有する。
【００４０】また、本発明のメモリシステムは、メモリ
チップと、前記メモリチップ上に配置される複数のバン
クと、前記メモリチップ上に配置され、クロック信号に
同期して複数ビットのデ−タの入出力を実行するための
デ−タ入出力領域と、前記複数のバンクに共通に設けら
れ、カラム方向に延長し、前記複数のバンクと前記デ−
タ入出力領域の間における前記複数ビットのデ−タの経
路となるデ−タバスと、前記クロック信号を生成するＣ
ＰＵチップと、前記メモリチップと前記ＣＰＵチップを
互いに接続するＩ／Ｏバスとを備える。
【００４１】前記複数のバンクの各々は、メモリセルア
レイから構成され、前記カラム方向に配置される２つの
小ブロック、前記２つの小ブロックの間に配置されるセ
ンスアンプ、及び、前記メモリセルアレイ上に配置され
るワ−ド線、デ−タ線、カラム選択線を有し、前記カラ
ム方向に配置される複数の中ブロックと、前記カラム方
向の２つの端部のうちの少なくとも一方に配置され、前
記カラム選択線に接続される少なくとも１つのカラムデ
コ−ダと、ロウ方向の２つの端部のうちの一方に配置さ
れ、前記中ブロックの各々に１つずつ設けられ、前記ワ
−ド線に接続される複数のロウデコ−ダと、前記ロウ方
向の２つの端部のうちの他方に配置され、前記中ブロッ
クの各々に１つずつ設けられる複数のＤＱバッファと、
前記ロウ方向の２つの端部のうちの一方に配置され、前
記複数ビットのデ−タの読み出し動作又は前記複数ビッ
トのデ−タの書き込み動作を制御するセルアレイコント
ロ−ラとから構成される。
【００４２】前記複数のバンクの各々は、互いに独立し
て、前記複数ビットのデ−タの読み出し動作又は前記複
数ビットのデ−タの書き込み動作を行うように構成され
ている。
【００４３】本発明のメモリシステムは、メモリチップ
と、前記メモリチップ上に配置され、複数のサブバンク
から構成される複数のメインバンクと、前記メモリチッ
プ上に配置され、クロック信号に同期して複数ビットの
デ−タの入出力を実行するためのデ−タ入出力領域と、
前記複数のメインバンクを構成する全てのサブバンクの
うち２つ以上のサブバンクに共通に設けられ、カラム方
向に延長し、前記複数のメインバンクのサブバンクと前
記デ−タ入出力領域の間における前記複数ビットのデ−
タの経路となる複数のデ−タバスと、前記クロック信号
を生成するＣＰＵチップと、前記メモリチップと前記Ｃ
ＰＵチップを互いに接続するＩ／Ｏバスとを備える。
【００４４】前記複数のサブバンクの各々は、メモリセ
ルアレイから構成され、前記カラム方向に配置される２
つの小ブロック、前記２つの小ブロックの間に配置され
るセンスアンプ、及び、前記メモリセルアレイ上に配置
されるワ−ド線、デ−タ線、カラム選択線を有し、前記
カラム方向に配置される複数の中ブロックと、前記カラ
ム方向の２つの端部のうちの少なくとも一方に配置さ
れ、前記カラム選択線に接続される少なくとも１つのカ
ラムデコ−ダと、ロウ方向の２つの端部のうちの一方に
配置され、前記中ブロックの各々に１つずつ設けられ、
前記ワ−ド線に接続される複数のロウデコ−ダと、前記
ロウ方向の２つの端部のうちの他方に配置され、前記中
ブロックの各々に１つずつ設けられる複数のＤＱバッフ
ァと、前記ロウ方向の２つの端部のうちの一方に配置さ
れ、前記複数ビットのデ−タの読み出し動作又は前記複
数ビットのデ−タの書き込み動作を制御するセルアレイ
コントロ−ラとから構成される。
【００４５】前記複数のサブバンクの各々は、互いに独
立して、前記複数ビットのデ−タの読み出し動作又は前
記複数ビットのデ−タの書き込み動作を行うように構成
されている。
【００４６】本発明のメモリシステムは、メモリチップ
と、前記メモリチップ上に配置される複数のバンクと、
前記メモリチップ上に配置され、クロック信号に同期し
て複数ビットのデ−タの入出力を実行するためのデ−タ
入出力領域と、前記複数のバンクに共通に設けられ、ロ
ウ方向に延長し、前記複数のバンクと前記デ−タ入出力
領域の間における前記複数ビットのデ−タの経路となる
デ−タバスと、前記クロック信号を生成するＣＰＵチッ
プと、前記メモリチップと前記ＣＰＵチップを互いに接
続するＩ／Ｏバスとを備える。
【００４７】前記複数のバンクの各々は、メモリセルア
レイから構成され、カラム方向に配置される２つの小ブ
ロック、前記２つの小ブロックの間に配置されるセンス
アンプ、及び、前記メモリセルアレイ上に配置されるワ
−ド線、デ−タ線、カラム選択線を有し、前記カラム方
向に配置される複数の中ブロックと、前記カラム方向の
２つの端部のうちの一方に配置され、前記カラム選択線
に接続される少なくとも１つのカラムデコ−ダと、前記
ロウ方向の２つの端部のうちの一方に配置され、前記中
ブロックの各々に１つずつ設けられ、前記ワ−ド線に接
続される複数のロウデコ−ダと、前記カラム方向の２つ
の端部のうちの他方に配置されるＤＱバッファと、前記
ロウ方向の２つの端部のうちの他方に配置され、前記複
数ビットのデ−タの読み出し動作又は前記複数ビットの
デ−タの書き込み動作を制御するセルアレイコントロ−
ラとから構成される。
【００４８】前記複数のバンクの各々は、互いに独立し
て、前記複数ビットのデ−タの読み出し動作又は前記複
数ビットのデ−タの書き込み動作を行うように構成され
ている。
【００４９】本発明のメモリシステムは、メモリチップ
と、前記メモリチップ上に配置され、複数のサブバンク
から構成される複数のメインバンクと、前記メモリチッ
プ上に配置され、クロック信号に同期して複数ビットの
デ−タの入出力を実行するためのデ−タ入出力領域と、
前記複数のメインバンクを構成する全てのサブバンクの
うち２つ以上のサブバンクに共通に設けられ、ロウ方向
に延長し、前記複数のメインバンクのサブバンクと前記
デ−タ入出力領域の間における前記複数ビットのデ−タ
の経路となる複数のデ−タバスと、前記クロック信号を
生成するＣＰＵチップと、前記メモリチップと前記ＣＰ
Ｕチップを互いに接続するＩ／Ｏバスとを備える。
【００５０】前記複数のサブバンクの各々は、メモリセ
ルアレイから構成され、カラム方向に配置される２つの
小ブロック、前記２つの小ブロックの間に配置されるセ
ンスアンプ、及び、前記メモリセルアレイ上に配置され
るワ−ド線、デ−タ線、カラム選択線を有し、カラム方
向に配置される複数の中ブロックと、前記カラム方向の
２つの端部のうちの一方に配置され、前記カラム選択線
に接続される少なくとも１つのカラムデコ−ダと、前記
ロウ方向の２つの端部のうちの一方に配置され、前記中
ブロックの各々に１つずつ設けられ、前記ワ−ド線に接
続される複数のロウデコ−ダと、前記カラム方向の２つ
の端部のうちの他方に配置されるＤＱバッファと、前記
ロウ方向の２つの端部のうちの他方に配置され、前記複
数ビットのデ−タの読み出し動作又は前記複数ビットの
デ−タの書き込み動作を制御するセルアレイコントロ−
ラとから構成される。
【００５１】前記複数のサブバンクの各々は、互いに独
立して、前記複数ビットのデ−タの読み出し動作又は前
記複数ビットのデ−タの書き込み動作を行うように構成
されている。
【００５２】本発明のメモリシステムは、メモリチップ
と、前記メモリチップ上に配置され、複数のサブバンク
から構成される複数のメインバンクと、前記メモリチッ
プ上に配置され、クロック信号に同期して複数ビットの
デ−タの入出力を実行するための複数のデ−タ入出力領
域と、前記複数のメインバンクを構成する全てのサブバ
ンクのうち２つ以上のサブバンクに共通に設けられ、ロ
ウ方向に延長し、前記複数のメインバンクのサブバンク
と前記デ−タ入出力領域の間における前記複数ビットの
デ−タの経路となる複数のデ−タバスと、前記クロック
信号を生成するＣＰＵチップと、前記メモリチップと前
記ＣＰＵチップを互いに接続するＩ／Ｏバスとを備え
る。
【００５３】前記複数のサブバンクの各々は、メモリセ
ルアレイから構成され、カラム方向に配置される２つの
小ブロック、前記２つの小ブロックの間に配置されるセ
ンスアンプ、及び、前記メモリセルアレイ上に配置され
るワ−ド線、デ−タ線、カラム選択線を有し、カラム方
向に配置される複数の中ブロックと、前記カラム方向の
２つの端部のうちの一方に配置され、前記カラム選択線
に接続される少なくとも１つのカラムデコ−ダと、前記
ロウ方向の２つの端部のうちの一方に配置され、前記中
ブロックの各々に１つずつ設けられ、前記ワ−ド線に接
続される複数のロウデコ−ダと、前記カラム方向の２つ
の端部のうちの他方に配置されるＤＱバッファと、前記
ロウ方向の２つの端部のうちの他方に配置され、前記複
数ビットのデ−タの読み出し動作又は前記複数ビットの
デ−タの書き込み動作を制御するセルアレイコントロ−
ラとから構成される。
【００５４】前記複数のデ−タバスは、各々のデ−タ入
出力領域の前記ロウ方向の両側にそれぞれ配置され、前
記複数のメインバンクを構成する前記複数のサブバンク
は、各々のデ−タバスの前記カラム方向の両側に配置さ
れる。
【００５５】前記複数のサブバンクの各々は、互いに独
立して、前記複数ビットのデ−タの読み出し動作又は前
記複数ビットのデ−タの書き込み動作を行うように構成
されている。
【００５６】
【発明の実施の形態】以下、図面を参照しながら、本発
明の半導体メモリ及びそのテスト回路、並びにデ−タ転
送システムについて詳細に説明する。
【００５７】図１は、本発明の第１参考例である半導体
メモリのチップレイアウトを示している。図２は、図１
の１つのバンク内のレイアウトを詳細に示している。
【００５８】この参考例では、１６ビットのデ−タを同
時に入出力することができる１６ビットタイプ（×１
６）の半導体メモリについて説明する。
【００５９】１つのメモリチップ１０上には、４つのバ
ンク１１−０〜１１−３が配置されている。各バンク１
１−０〜１１−３には、メモリセルアレイＣＡＬ，ＣＡ
Ｒ、セルアレイコントロ−ラＣＡＣが形成され、かつ、
ロウデコ−ダＲＤ、カラムデコ−ダＣＤ０，ＣＤ１、Ｄ
Ｑバッファ（バンクの入出力部のバッファのことをい
う）ＤＱなどの周辺回路が形成されている。
【００６０】１つのバンク内のメモリセルアレイは、４
つの中ブロックＢＬａ，ＢＬｂ，ＢＬｃ，ＢＬｄに分け
られている。また、各中ブロックは、２つの小ブロック
ＣＡＬ，ＣＡＲに分けられている。従って、１つのバン
ク内のメモリセルアレイは、８個のブロックから構成さ
れている。
【００６１】ロウデコ−ダＲＤは、４つの中ブロックＢ
Ｌａ，ＢＬｂ，ＢＬｃ，ＢＬｄの各々に、１つずつ設け
られている。ロウデコ−ダＲＤは、ロウアドレス信号に
基づいて、２つの小ブロックＣＡＬ，ＣＡＲのうちのい
ずれか１つを選択し、かつ、選択された１つのブロック
中の複数のロウから１つのロウ（ワ−ド線１７）を選択
する。
【００６２】カラムデコ−ダＣＤ０，ＣＤ１は、１つの
バンク内に２つ設けられている。カラムデコ−ダＣＤ
０，ＣＤ１は、それぞれカラムアドレス信号に基づい
て、４つの中ブロックＢＬａ，ＢＬｂ，ＢＬｃ，ＢＬｄ
のメモリセルアレイの１つ又は複数のカラムを選択す
る。
【００６３】即ち、カラムデコ−ダＣＤ０，ＣＤ１によ
り所定のカラム選択線１５−０，１５−１が選択される
と、その所定のカラム選択線１５−０，１５−１に接続
されたカラム選択スイッチ１６がオン状態となり、１つ
のデ−タ線対１４のデ−タ又は複数のデ−タ線対１４の
デ−タがセンスアンプＳＡ及びデ−タ線対（以下、この
デ−タ線対をＤＱ線対と称し、デ−タ線対１４と区別す
る）１８を経由してＤＱバッファＤＱに導かれる。
【００６４】本参考例では、１つのカラムデコ−ダが２
つのカラムを選択するように構成されている。この場
合、２つのカラムデコ−ダが存在するため、中ブロック
ＢＬａ，ＢＬｂ，ＢＬｃ，ＢＬｄの各々からは、４ビッ
トのデ−タが入出力される。つまり、１つのバンクから
は、１６ビット（２バイト）のデ−タが入出力される。
この１６ビットのデ−タは、デ−タバス１３を通じて、
バンク１１−０〜１１−３のうちの１つと、デ−タ入出
力領域１２との間を行き来する。
【００６５】センスアンプＳＡ及びカラム選択スイッチ
１６は、メモリセルアレイのそれぞれの中ブロックＢＬ
ａ，ＢＬｂ，ＢＬｃ，ＢＬｄにおいて、メモリセルアレ
イの小ブロックＣＡＬ，ＣＡＲの間に配置されている。
【００６６】ロウデコ−ダＲＤとＤＱバッファＤＱは、
メモリセルアレイＣＡＬ，ＣＡＲを中央に挟んで、互い
に対向するように配置されている。カラムデコ−ダＣＤ
０は、４つの中ブロックＢＬａ，ＢＬｂ，ＢＬｃ，ＢＬ
ｄが配置される方向、即ち、カラム方向（デ−タ線対又
はカラム選択線が延長する方向）の２つの端部のうちの
一方側に配置され、カラムデコ−ダＣＤ０は、当該２つ
の端部のうちの他方側に配置されている。
【００６７】セルアレイコントロ−ラＣＡＣは、ロウデ
コ−ダＲＤに隣接して配置される。セルアレイコントロ
−ラＣＡＣは、バンク内のデ−タの入出力動作の制御を
行っている。
【００６８】ＤＱバッファＤＱの直後には、一般に、バ
ンクを選択するためのバンクセレクタＳＥＬが配置され
ている。
【００６９】デ−タは、デ−タ線対１４、センスアンプ
ＳＡ及びカラム選択スイッチ１６を経由した後、ＤＱ線
対１８に導かれる。ＤＱ線対１８は、メモリセルアレイ
のそれぞれの中ブロックＢＬａ，ＢＬｂ，ＢＬｃ，ＢＬ
ｄにおいて、メモリセルアレイの小ブロックＣＡＬ，Ｃ
ＡＲの間に配置されている。
【００７０】従って、デ−タは、ＤＱ線対１８により、
メモリセルアレイの４つの中ブロックＢＬａ，ＢＬｂ，
ＢＬｃ，ＢＬｄが配置される方向（カラム方向）に直交
する方向、即ち、ロウ方向（ワ−ド線が延長する方向）
に移動した後、ＤＱバッファＤＱを経由して、バンクか
ら出力される。
【００７１】４つのバンクに共有されるデ−タバス１３
は、バンク１１−０，１１−１とバンク１１−２，１１
−３の間に配置され、メモリセルアレイの中ブロックＢ
Ｌａ，ＢＬｂ，ＢＬｃ，ＢＬｄが配置される方向、即
ち、カラム方向に延長している。デ−タバス１３は、バ
ンク１１−０〜１１−３とデ−タ入出力領域１２の間に
おけるデ−タの入出力の経路となるものである。
【００７２】本参考例では、１６ビットタイプの半導体
メモリを前提としているため、デ−タバス１３は、１６
ビット（２バイト）のデ−タの入出力を同時に行えるよ
うに構成されている。
【００７３】デ−タ入出力領域１２には、１６ビット
（２バイト）のデ−タの入出力を同時に行えるように、
１６個の入出力回路（Ｉ／Ｏ）が形成されている。
【００７４】上述の半導体メモリのデ−タ入出力動作
は、以下のようにして行われる。
【００７５】まず、バンクセレクタＳＥＬにより、４つ
のバンク１１−０〜１１−３のうちから１つのバンクが
選択される。選択された１つのバンクでは、アドレス信
号に基づいてメモリセルのアクセス動作が行われる。
【００７６】デ−タの出力（読み出し）の場合には、２
n ビット（例えば１６ビット（２バイト））のデ−タ
が、ＤＱ線対１８を経由して、当該選択された１つのバ
ンクから出力される。バンクから出力された２n ビット
のデ−タは、デ−タバス１３を経由して、デ−タ入出力
領域１２に導かれ、かつ、デ−タ入出力領域１２から半
導体メモリ（メモリチップ）外部に出力される。
【００７７】デ−タの入力（書き込み）の場合には、２
n ビット（例えば１６ビット（２バイト））のデ−タ
が、デ−タ入出力領域１２、デ−タバス１３を経由し
て、当該選択された１つのバンクに入力される。当該選
択された１つのバンクに入力された２n ビットのデ−タ
は、ＤＱ線対１８及びセンスアンプＳＡを経由して、メ
モリセルアレイのメモリセルに記憶される。
【００７８】上述の半導体メモリのチップレイアウトに
は、以下の欠点がある。
【００７９】第一に、４つのバンク１１−０〜１１−３
に共有されるデ−タバス１３は、メモリチップ１０の中
央部を貫通して配置され、カラム方向（デ−タ線対又は
カラム選択線が延長する方向）に延長している。この場
合、半導体メモリのビットタイプ、即ち、同時に入出力
動作を行うビット数に比例して、デ−タバス１３の本数
が増え、デ−タバス１３の領域が増大する。
【００８０】例えば、１６ビットタイプ（×１６）の半
導体メモリの場合、デ−タバス１３は、１６ビット分の
デ−タを転送できる数の配線が必要となり、同様に、３
２ビットタイプ（×３２）の半導体メモリの場合、デ−
タバス１３は、３２ビット分のデ−タを転送できる数の
配線が必要となる。
【００８１】第二に、バンク内の中ブロックＢＬａ〜Ｂ
Ｌｄのそれぞれに配置されるＤＱ線対１８は、メモリセ
ルアレイの小ブロックＣＡＬ，ＣＡＲの間のみに配置さ
れ、ロウ方向（ワ−ド線が延長する方向）のみに延長し
ている。この場合、１つの中ブロックから出力されるビ
ット数に比例して、ＤＱ線対１８の本数が増え、ＤＱ線
対１８の領域が増大する。
【００８２】例えば、１つの中ブロックにおいて４ビッ
トのデ−タの入出力を行う場合、ＤＱ線対１８は、４ビ
ット分のデ−タを転送できる数の配線が必要となり、同
様に、１つの中ブロックにおいて８ビットのデ−タの入
出力を行う場合、ＤＱ線対１８は、８ビット分のデ−タ
を転送できる数の配線が必要となる。
【００８３】第三に、バンク内において、ロウ方向の２
つの端部の一方にロウデコ−ダＲＤが配置され、他方に
ＤＱバッファＤＱが配置されている。この場合、カラム
デコ−ダＣＤ０は、バンク内において、カラム方向の２
つの端部の一方に配置され、カラムデコ−ダＣＤ１は、
当該２つの端部の他方に配置される。
【００８４】また、セルアレイコントロ−ラＣＡＣは、
４つの中ブロックＢＬａ，ＢＬｂ，ＢＬｃ，ＢＬｄに跨
がるように、ロウ方向の２つの端部の一方に配置され
る。
【００８５】従って、ロウデコ−ダＲＤとセルアレイコ
ントロ−ラＣＡＣは、共に、ロウ方向の２つの端部の一
方に配置されるため、ロウデコ−ダＲＤ及びセルアレイ
コントロ−ラＣＡＣを構成する素子の配置や配線などが
複雑になる。
【００８６】図３は、本発明の第２参考例である半導体
メモリのチップレイアウトを示している。図４は、図３
の１つのバンク内のレイアウトを詳細に示している。
【００８７】この参考例では、３２ビットのデ−タを同
時に入出力することができる３２ビットタイプ（×３
２）の半導体メモリについて説明する。
【００８８】１つのメモリチップ１０上には、４つのバ
ンク１１−０〜１１−３が配置されている。各バンク１
１−０〜１１−３には、メモリセルアレイＣＡＬ，ＣＡ
Ｒ、セルアレイコントロ−ラＣＡＣが形成され、かつ、
ロウデコ−ダＲＤ、カラムデコ−ダＣＤ０，ＣＤ１、Ｄ
Ｑバッファ（バンクの入出力部のバッファのことをい
う）ＤＱなどの周辺回路が形成されている。
【００８９】１つのバンク内のメモリセルアレイは、４
つの中ブロックＢＬａ，ＢＬｂ，ＢＬｃ，ＢＬｄに分け
られている。また、各中ブロックは、２つの小ブロック
ＣＡＬ，ＣＡＲに分けられている。従って、１つのバン
ク内のメモリセルアレイは、８個のブロックから構成さ
れている。
【００９０】ロウデコ−ダＲＤは、４つの中ブロックＢ
Ｌａ，ＢＬｂ，ＢＬｃ，ＢＬｄの各々に、１つずつ設け
られている。ロウデコ−ダＲＤは、ロウアドレス信号に
基づいて、２つの小ブロックＣＡＬ，ＣＡＲのうちのい
ずれか１つを選択し、かつ、選択された１つのブロック
中の複数のロウから１つのロウ（ワ−ド線１７）を選択
する。
【００９１】カラムデコ−ダＣＤ０〜ＣＤ３は、１つの
バンク内に４つ設けられている。カラムデコ−ダＣＤ０
〜ＣＤ３は、それぞれカラムアドレス信号に基づいて、
４つの中ブロックＢＬａ，ＢＬｂ，ＢＬｃ，ＢＬｄのメ
モリセルアレイの１つ又は複数のカラムを選択する。
【００９２】即ち、カラムデコ−ダＣＤ０〜ＣＤ３によ
り所定のカラム選択線１５−０〜１５−３が選択される
と、その所定のカラム選択線１５−０〜１５−３に接続
されたカラム選択スイッチ１６がオン状態となり、１つ
のデ−タ線対１４のデ−タ又は複数のデ−タ線対１４の
デ−タがセンスアンプＳＡ及びデ−タ線対（以下、この
デ−タ線対をＤＱ線対と称し、デ−タ線対１４と区別す
る）１８を経由してＤＱバッファＤＱに導かれる。
【００９３】本参考例では、１つのカラムデコ−ダが２
つのカラムを選択するように構成されている。この場
合、カラムデコ−ダが４つ存在するため、中ブロックＢ
Ｌａ，ＢＬｂ，ＢＬｃ，ＢＬｄの各々からは、８ビット
のデ−タが入出力される。つまり、１つのバンクから
は、３２ビット（４バイト）のデ−タが入出力される。
この３２ビットのデ−タは、デ−タバス１３を通じて、
バンク１１−０〜１１−３のうちの１つと、デ−タ入出
力領域１２との間を行き来する。
【００９４】センスアンプＳＡ及びカラム選択スイッチ
１６は、メモリセルアレイのそれぞれの中ブロックＢＬ
ａ，ＢＬｂ，ＢＬｃ，ＢＬｄにおいて、メモリセルアレ
イの小ブロックＣＡＬ，ＣＡＲの間に配置されている。
【００９５】ロウデコ−ダＲＤとＤＱバッファＤＱは、
メモリセルアレイＣＡＬ，ＣＡＲを中央に挟んで、互い
に対向するように配置されている。カラムデコ−ダＣＤ
０は、４つの中ブロックＢＬａ，ＢＬｂ，ＢＬｃ，ＢＬ
ｄが配置される方向、即ち、カラム方向（デ−タ線対又
はカラム選択線が延長する方向）の２つの端部のうちの
一方側に配置され、カラムデコ−ダＣＤ０は、当該２つ
の端部のうちの他方側に配置されている。
【００９６】セルアレイコントロ−ラＣＡＣは、ロウデ
コ−ダＲＤに隣接して配置される。セルアレイコントロ
−ラＣＡＣは、バンク内のデ−タの入出力動作の制御を
行っている。
【００９７】ＤＱバッファＤＱの直後には、一般に、バ
ンクを選択するためのバンクセレクタＳＥＬが配置され
ている。
【００９８】デ−タは、デ−タ線対１４、センスアンプ
ＳＡ及びカラム選択スイッチ１６を経由した後、ＤＱ線
対１８に導かれる。ＤＱ線対１８は、メモリセルアレイ
のそれぞれの中ブロックＢＬａ，ＢＬｂ，ＢＬｃ，ＢＬ
ｄにおいて、メモリセルアレイの小ブロックＣＡＬ，Ｃ
ＡＲの間に配置されている。
【００９９】従って、デ−タは、ＤＱ線対１８により、
メモリセルアレイの４つの中ブロックＢＬａ，ＢＬｂ，
ＢＬｃ，ＢＬｄが配置される方向（カラム方向）に直交
する方向、即ち、ロウ方向（ワ−ド線が延長する方向）
に移動した後、ＤＱバッファＤＱを経由して、バンクか
ら出力される。
【０１００】４つのバンクに共有されるデ−タバス１３
は、バンク１１−０，１１−１とバンク１１−２，１１
−３の間に配置され、メモリセルアレイの中ブロックＢ
Ｌａ，ＢＬｂ，ＢＬｃ，ＢＬｄが配置される方向、即
ち、カラム方向に延長している。デ−タバス１３は、バ
ンク１１−０〜１１−３とデ−タ入出力領域１２の間に
おけるデ−タの入出力の経路となるものである。
【０１０１】本参考例では、３２ビットタイプの半導体
メモリを前提としているため、デ−タバス１３は、３２
ビット（４バイト）のデ−タの入出力を同時に行えるよ
うに構成されている。
【０１０２】デ−タ入出力領域１２には、３２ビット
（４バイト）のデ−タの入出力を同時に行えるように、
３２個の入出力回路（Ｉ／Ｏ）が形成されている。
【０１０３】上述の半導体メモリのデ−タ入出力動作
は、以下のようにして行われる。
【０１０４】まず、バンクセレクタＳＥＬにより、４つ
のバンク１１−０〜１１−３のうちから１つのバンクが
選択される。選択された１つのバンクでは、アドレス信
号に基づいてメモリセルのアクセス動作が行われる。
【０１０５】デ−タの出力（読み出し）の場合には、２
n ビット（例えば３２ビット（４バイト））のデ−タ
が、ＤＱ線対１８を経由して、当該選択された１つのバ
ンクから出力される。バンクから出力された２n ビット
のデ−タは、デ−タバス１３を経由して、デ−タ入出力
領域１２に導かれ、かつ、デ−タ入出力領域１２から半
導体メモリ（メモリチップ）外部に出力される。
【０１０６】デ−タの入力（書き込み）の場合には、２
n ビット（例えば３２ビット（４バイト））のデ−タ
が、デ−タ入出力領域１２、デ−タバス１３を経由し
て、当該選択された１つのバンクに入力される。当該選
択された１つのバンクに入力された２n ビットのデ−タ
は、ＤＱ線対１８及びセンスアンプＳＡを経由して、メ
モリセルアレイのメモリセルに記憶される。
【０１０７】上述の半導体メモリのチップレイアウトに
は、図２及び図３に示す第１参考例の半導体メモリのチ
ップレイアウトと同様の欠点がある。
【０１０８】即ち、第一に、半導体メモリのビットタイ
プ、即ち、同時に入出力動作を行うビット数に比例し
て、複数のバンクに共通に設けられるデ−タバス１３の
本数が増え、デ−タバス１３の領域が増大する。第二
に、各バンクの中ブロックから出力されるビット数に比
例して、バンク内のＤＱ線対１８の本数が増え、ＤＱ線
対１８の領域が増大する。第三に、ロウデコ−ダＲＤと
セルアレイコントロ−ラＣＡＣは、共に、ロウ方向の２
つの端部の一方に配置されるため、ロウデコ−ダＲＤ及
びセルアレイコントロ−ラＣＡＣを構成する素子の配置
や配線などが複雑になる。
【０１０９】本参考例では、さらに、カラム方向の２つ
の端部のそれぞれにおいて、２つのカラムデコ−ダが配
置されるため、カラムデコ−ダＣＤ０〜ＣＤ３を構成す
る素子の配置や配線などが複雑になる。
【０１１０】図５は、図１及び図２の第１参考例の半導
体メモリのバンクの位置とデ−タバスの位置を概略的に
示している。
【０１１１】メモリチップ１０上の領域は、主に、バン
ク１１−０〜１１−３及びデ−タ入出力領域（Ｉ／Ｏ）
１２により占められている。デ−タ入出力領域１２は、
メモリチップ１０の４つの辺のうちの１つ、即ち、カラ
ム方向の２つの辺のうちの１つに隣接して配置されてい
る。
【０１１２】バンク内のメモリセルアレイは、カラム方
向に配置される複数の小ブロックから構成され、かつ、
２つの小ブロックにより１つの中ブロックが構成されて
いる。
【０１１３】各々の小ブロック内には、ロウ方向に延長
するワ−ド線と、カラム方向（小ブロックが配置される
方向）に延長するデ−タ線及びカラム選択線が配置され
ている。
【０１１４】ＤＱ線対１８は、２つの小ブロックの間に
おいて、ロウ方向に延長している。２つの小ブロックの
間のＤＱ線対１８は、４ビットのデ−タを転送できる数
だけ存在している。
【０１１５】デ−タバス１３は、バンク１１−０，１１
−１とバンク１１−２，１１−３の間に配置され、カラ
ム方向に延長している。デ−タバス１３は、１６ビット
（２バイト）のデ−タを転送できるように構成されてい
る。
【０１１６】図６は、図１及び図２の第１参考例の半導
体メモリのチップレイアウトの変形例を示している。図
７は、図６の半導体メモリのチップレイアウトを詳細に
示すものである。
【０１１７】このチップレイアウトは、図１及び図２の
チップレイアウトに比べて、以下の点で相違している。
【０１１８】第一に、１つのバンク（メインバンク）
を、２つのサブバンクから構成している。
【０１１９】即ち、メインバンク１１−０は、サブバン
ク１１−０−＃０，１１−０−＃１から構成され、メイ
ンバンク１１−１は、サブバンク１１−１−＃０，１１
−１−＃１から構成され、メインバンク１１−２は、サ
ブバンク１１−２−＃０，１１−２−＃１から構成さ
れ、メインバンク１１−３は、サブバンク１１−３−＃
０，１１−３−＃１から構成されている。
【０１２０】サブバンク１１−０−＃０，１１−０−＃
１は、バンク選択回路により、同時に選択される。サブ
バンク１１−０−＃０，１１−０−＃１が選択された場
合には、残りのサブバンクは、選択されない。同様に、
例えば、サブバンク１１−１−＃０，１１−１−＃１が
選択された場合には、残りのサブバンクは、選択されな
い。
【０１２１】また、４つのサブバンク１１−０−＃０，
１１−１−＃０，１１−２−＃０，１１−３−＃０によ
り１つのグル−プが構成され、４つのサブバンク１１−
０−＃１，１１−１−＃１，１１−２−＃１，１１−３
−＃１により１つのグル−プが構成されている。
【０１２２】つまり、サブバンク１１−０−＃０，１１
−１−＃０，１１−２−＃０，１１−３−＃０のグル−
プにおいて、同時に８ビットのデ−タの入出力が行わ
れ、サブバンク１１−０−＃１，１１−１−＃１，１１
−２−＃１，１１−３−＃１のグル−プにおいて、同時
に８ビットのデ−タの入出力が行われる。
【０１２３】第二に、１つのサブバンクにおいて８ビッ
ト（１バイト）のデ−タの入出力を行うように構成して
いる。
【０１２４】サブバンクのレイアウトは、図１及び図２
のバンクのレイアウトと比較すると、カラムデコ−ダＣ
Ｄが１つのみである点で相違している。なぜなら、本例
の場合、１つのサブバンクでは、８ビットのデ−タの入
出力が行われるため、カラムデコ−ダＣＤは、１つ存在
すれば足りるからである。但し、カラムデコ−ダＣＤ
は、図１及び図２の半導体メモリと同様に、２つのカラ
ムを選択し、メモリセルアレイの中ブロックＢＬａ，Ｂ
Ｌｂ，ＢＬｃ，ＢＬｄの各々において、２ビットのデ−
タの入出力を実行するものとする。
【０１２５】サブバンク内における、メモリセルアレイ
ＣＡＬ，ＣＡＲ、ロウデコ−ダＲＤ、ＤＱ線対１８及び
ＤＱバッファＤＱのレイアウトは、図１及び図２の半導
体メモリのバンク内のレイアウトとほぼ同じである。
【０１２６】第三に、デ−タ入出力回路（Ｉ／Ｏ）１２
ａ，１２ｂは、メモリチップ１０の中央部においてロウ
方向に長くなるように配置され、デ−タバス１３ａは、
サブバンク１１−０−＃０，１１−１−＃０，１１−２
−＃０，１１−３−＃０のグル−プにおいて、デ−タ入
出力回路１２ａの両側に配置され、デ−タバス１３ｂ
は、サブバンク１１−０−＃１，１１−１−＃１，１１
−２−＃１，１１−３−＃１のグル−プにおいて、デ−
タ入出力回路１２ｂの両側に配置されている。
【０１２７】デ−タバス１３ａ，１３ｂは、それぞれサ
ブバンクの間においてカラム方向に延長しており、メモ
リチップ１０の中央部のデ−タ入出力回路１２ａ，１２
ｂに接続されている。デ−タバス１３ａ，１３ｂは、そ
れぞれ８ビットのデ−タが転送できるように構成されて
いる。
【０１２８】このようなチップレイアウトの半導体メモ
リでは、例えば、サブバンク１１−０−＃０，１１−０
−＃１が選択された場合には、サブバンク１１−０−＃
０とデ−タ入出力回路１２ａとの間においては、デ−タ
バス１３ａを経由して８ビットのデ−タの授受が行わ
れ、サブバンク１１−０−＃１とデ−タ入出力回路１２
ｂとの間においては、デ−タバス１３ｂを経由して８ビ
ットのデ−タの授受が行われる。
【０１２９】図８は、図１及び図２の第１参考例の半導
体メモリのチップレイアウトの変形例を示している。図
９は、図８の半導体メモリのチップレイアウトを詳細に
示すものである。
【０１３０】このチップレイアウトは、図１及び図２の
チップレイアウトに比べて、以下の点で相違している。
【０１３１】第一に、１つのバンク（メインバンク）
を、２つのサブバンクから構成している。
【０１３２】即ち、メインバンク１１−０は、サブバン
ク１１−０−＃０，１１−０−＃１から構成され、メイ
ンバンク１１−１は、サブバンク１１−１−＃０，１１
−１−＃１から構成され、メインバンク１１−２は、サ
ブバンク１１−２−＃０，１１−２−＃１から構成さ
れ、メインバンク１１−３は、サブバンク１１−３−＃
０，１１−３−＃１から構成されている。
【０１３３】サブバンク１１−０−＃０，１１−０−＃
１は、バンク選択回路により、同時に選択される。サブ
バンク１１−０−＃０，１１−０−＃１が選択された場
合には、残りのサブバンクは、選択されない。同様に、
例えば、サブバンク１１−１−＃０，１１−１−＃１が
選択された場合には、残りのサブバンクは、選択されな
い。
【０１３４】また、４つのサブバンク１１−０−＃０，
１１−１−＃０，１１−２−＃０，１１−３−＃０によ
り１つのグル−プが構成され、４つのサブバンク１１−
０−＃１，１１−１−＃１，１１−２−＃１，１１−３
−＃１により１つのグル−プが構成されている。
【０１３５】つまり、サブバンク１１−０−＃０，１１
−１−＃０，１１−２−＃０，１１−３−＃０のグル−
プにおいて、同時に８ビットのデ−タの入出力が行わ
れ、サブバンク１１−０−＃１，１１−１−＃１，１１
−２−＃１，１１−３−＃１のグル−プにおいて、同時
に８ビットのデ−タの入出力が行われる。
【０１３６】第二に、１つのサブバンクにおいて８ビッ
ト（１バイト）のデ−タの入出力を行うように構成して
いる。
【０１３７】バンクのレイアウトは、図１及び図２のバ
ンクのレイアウトと比較すると、カラムデコ−ダＣＤが
１つのみである点で相違している。なぜなら、本例の場
合、１つのサブバンクでは、８ビットのデ−タの入出力
が行われるため、カラムデコ−ダＣＤは、１つ存在すれ
ば足りるからである。但し、カラムデコ−ダＣＤは、図
１及び図２の半導体メモリと同様に、２つのカラムを選
択し、メモリセルアレイの中ブロックＢＬａ，ＢＬｂ，
ＢＬｃ，ＢＬｄの各々において、２ビットのデ−タの入
出力を実行するものとする。
【０１３８】バンク内における、メモリセルアレイＣＡ
Ｌ，ＣＡＲ、ロウデコ−ダＲＤ、ＤＱ線対１８及びＤＱ
バッファＤＱのレイアウトは、図１及び図２の半導体メ
モリのレイアウトと同じである。
【０１３９】第三に、デ−タバス１３ａは、サブバンク
１１−０−＃０，１１−１−＃０，１１−２−＃０，１
１−３−＃０のグル−プにおいて、カラム方向に延長す
るように配置され、デ−タバス１３ｂは、サブバンク１
１−０−＃１，１１−１−＃１，１１−２−＃１，１１
−３−＃１のグル−プにおいて、カラム方向に延長する
ように配置されている。
【０１４０】即ち、デ−タバス１３ａは、サブバンクの
間において、カラム方向の端部に配置されたデ−タ入出
力回路１２ａからカラム方向に延長し、デ−タバス１３
ｂは、サブバンクの間において、カラム方向の端部に配
置されたデ−タ入出力回路１２ｂからカラム方向に延長
している。
【０１４１】また、デ−タバス１３ａ，１３ｂは、それ
ぞれ８ビットのデ−タが転送できるように構成されてい
る。
【０１４２】このようなチップレイアウトの半導体メモ
リでは、例えば、サブバンク１１−０−＃０，１１−０
−＃１が選択された場合には、サブバンク１１−０−＃
０とデ−タ入出力回路１２ａとの間においては、デ−タ
バス１３ａを経由して８ビットのデ−タの授受が行わ
れ、サブバンク１１−０−＃１とデ−タ入出力回路１２
ｂとの間においては、デ−タバス１３ｂを経由して８ビ
ットのデ−タの授受が行われる。
【０１４３】図１０は、本発明の第１実施例である半導
体メモリのチップレイアウトを示している。図１１は、
図１０の１つのバンク内のレイアウトを詳細に示してい
る。
【０１４４】この実施例では、１６ビットのデ−タを同
時に入出力することができる１６ビットタイプ（×１
６）の半導体メモリについて説明する。
【０１４５】１つのメモリチップ１０上には、４つのバ
ンク１１−０〜１１−３が配置されている。各バンク１
１−０〜１１−３には、メモリセルアレイＣＡＬ，ＣＡ
Ｒ、セルアレイコントロ−ラＣＡＣが形成され、かつ、
ロウデコ−ダＲＤ、カラムデコ−ダＣＤ０，ＣＤ１、Ｄ
Ｑバッファ（バンクの入出力部のバッファのことをい
う）ＤＱなどの周辺回路が形成されている。
【０１４６】１つのバンク内のメモリセルアレイは、４
つの中ブロックＢＬａ，ＢＬｂ，ＢＬｃ，ＢＬｄに分け
られている。また、各中ブロックは、２つの小ブロック
ＣＡＬ，ＣＡＲに分けられている。従って、１つのバン
ク内のメモリセルアレイは、８個のブロックから構成さ
れている。
【０１４７】ロウデコ−ダＲＤは、４つの中ブロックＢ
Ｌａ，ＢＬｂ，ＢＬｃ，ＢＬｄの各々に、１つずつ設け
られている。ロウデコ−ダＲＤは、ロウアドレス信号に
基づいて、２つの小ブロックＣＡＬ，ＣＡＲのうちのい
ずれか１つを選択し、かつ、選択された１つのブロック
中の複数のロウから１つのロウ（ワ−ド線１７）を選択
する。
【０１４８】メモリセルアレイの小ブロックの選択は、
２本のワ−ド線１９ａ，１９ｂのいずれか一方に、高電
圧を印加することにより行われる。例えば、ワ−ド線１
９ａに高電圧を印加すると、スイッチ２０ａがオン状態
になり、小ブロックＣＡＬが選択される。この時、ワ−
ド線１９ｂには、低電圧が印加されているため、スイッ
チ２０ｂがオフ状態になり、小ブロックＣＡＲは、非選
択である。
【０１４９】カラムデコ−ダＣＤ０，ＣＤ１は、１つの
バンク内に２つ設けられている。カラムデコ−ダＣＤ
０，ＣＤ１は、それぞれカラムアドレス信号に基づい
て、４つの中ブロックＢＬａ，ＢＬｂ，ＢＬｃ，ＢＬｄ
のメモリセルアレイの１つ又は複数のカラムを選択す
る。
【０１５０】例えば、カラムデコ−ダＣＤ１によりカラ
ム選択線１５が選択されると、そのカラム選択線１５に
接続された２つのカラム選択スイッチ１６がオン状態と
なる。そして、その２つのカラム選択スイッチ１６に接
続された２つのデ−タ線対１４から、２ビットのデ−タ
がセンスアンプＳＡ及びカラム選択スイッチ１６を経由
して、デ−タ線対（以下、このデ−タ線対をロ−カルＤ
Ｑ線対と称し、デ−タ線対１４と区別する）１８ａに出
力される。
【０１５１】本実施例では、１つのカラムデコ−ダが２
つのカラムを選択するように構成されている。この場
合、２つのカラムデコ−ダが存在するため、中ブロック
ＢＬａ，ＢＬｂ，ＢＬｃ，ＢＬｄの各々からは、４ビッ
トのデ−タが入出力される。つまり、１つのバンクから
は、１６ビット（２バイト）のデ−タが入出力される。
【０１５２】センスアンプＳＡ及びカラム選択スイッチ
１６は、メモリセルアレイのそれぞれの中ブロックＢＬ
ａ，ＢＬｂ，ＢＬｃ，ＢＬｄにおいて、メモリセルアレ
イの小ブロックＣＡＬ，ＣＡＲの間に配置されている。
【０１５３】ロウデコ−ダＲＤとセルアレイコントロ−
ラＣＡＣは、メモリセルアレイＣＡＬ，ＣＡＲを中央に
挟んで、互いに対向するように配置されている。即ち、
ロウデコ−ダＲＤは、４つの中ブロックＢＬａ，ＢＬ
ｂ，ＢＬｃ，ＢＬｄが配置される方向に垂直な方向、即
ちロウ方向（ワ−ド線１７，１９ａ，１９ｂが延長する
方向）の２つの端部のうちの一方側に配置され、セルア
レイコントロ−ラＣＡＣは、当該２つの端部のうちの他
方側に配置されている。
【０１５４】セルアレイコントロ−ラＣＡＣは、バンク
内のデ−タの入出力動作の制御を行うものである。
【０１５５】カラムデコ−ダＣＤ０，ＣＤ１は、４つの
中ブロックＢＬａ，ＢＬｂ，ＢＬｃ，ＢＬｄが配置され
る方向、即ち、カラム方向（デ−タ線対又はカラム選択
線が延長する方向）の２つの端部のうちの一方側に配置
されている。
【０１５６】２つのカラムデコ−ダＣＤ０，ＣＤ１は、
各カラムデコ−ダＣＤ０，ＣＤ１が担当するメモリセル
アレイのカラムを２分するように、ロウ方向に配置され
ている。
【０１５７】ＤＱバッファＤＱは、カラム方向（デ−タ
線対又はカラム選択線が延長する方向）の２つの端部の
うちの他方側に配置されている。即ち、カラムデコ−ダ
ＣＤ０，ＣＤ１とＤＱバッファＤＱは、メモリセルアレ
イＣＡＬ，ＣＡＲを中央に挟んで、互いに対向するよう
に配置されている。
【０１５８】ＤＱバッファＤＱの直後には、一般に、バ
ンクを選択するためのバンクセレクタＳＥＬが配置され
ている。
【０１５９】デ−タは、デ−タ線対１４、センスアンプ
ＳＡ及びカラム選択スイッチ１６を経由した後、ロ−カ
ルＤＱ線対１８ａに導かれる。ロ−カルＤＱ線対１８ａ
は、メモリセルアレイのそれぞれの中ブロックＢＬａ，
ＢＬｂ，ＢＬｃ，ＢＬｄにおいて、メモリセルアレイの
小ブロックＣＡＬ，ＣＡＲの間に配置されている。
【０１６０】従って、ロ−カルＤＱ線対１８ａは、ロウ
方向（ワ−ド線が延長する方向）に延長している。
【０１６１】また、デ−タ線対（以下、このデ−タ線対
をグロ−バルＤＱ線対と称し、デ−タ線対１４と区別す
る）１８ｂは、メモリセルアレイの小ブロックＣＡＬ，
ＣＡＲ上において、カラム方向に延長して配置されてい
る。グロ−バルＤＱ線対１８ｂの一端は、スイッチ２１
を経由してロ−カルＤＱ線対１８ａに接続され、他端
は、ＤＱバッファＤＱに接続されている。
【０１６２】スイッチ２１のオン・オフは、コントロ−
ル信号ＣＯＮにより制御されている。
【０１６３】４つのバンクに共有されるデ−タバス１３
は、バンク１１−０，１１−２とバンク１１−１，１１
−３の間に配置され、ロウ方向に延長している。デ−タ
バス１３は、バンク１１−０〜１１−３とデ−タ入出力
領域１２の間におけるデ−タの入出力の経路となるもの
である。
【０１６４】本実施例では、１６ビットタイプの半導体
メモリを前提としているため、デ−タバス１３は、１６
ビット（２バイト）のデ−タの入出力を同時に行えるよ
うに構成されている。
【０１６５】デ−タ入出力領域１２は、メモリチップ１
０のロウ方向の２つの端部のうちの一方側に配置されて
いる。デ−タ入出力領域１２には、１６ビット（２バイ
ト）のデ−タの入出力を同時に行えるように、１６個の
入出力回路（Ｉ／Ｏ）が形成されている。
【０１６６】上述の半導体メモリのデ−タ入出力動作
は、以下のようにして行われる。
【０１６７】まず、バンクセレクタＳＥＬにより、４つ
のバンク１１−０〜１１−３のうちから１つのバンクが
選択される。選択された１つのバンクでは、アドレス信
号に基づいてメモリセルのアクセス動作が行われる。
【０１６８】デ−タの出力（読み出し）の場合には、２
n ビット（例えば１６ビット（２バイト））のデ−タ
が、ロ−カルＤＱ線対１８ａ及びグロ−バルＤＱ線対１
８ｂを経由して、当該選択された１つのバンクから出力
される。バンクから出力された２n ビットのデ−タは、
デ−タバス１３を経由して、デ−タ入出力領域１２に導
かれ、かつ、デ−タ入出力領域１２から半導体メモリ
（メモリチップ）外部に出力される。
【０１６９】デ−タの入力（書き込み）の場合には、２
n ビット（例えば１６ビット（２バイト））のデ−タ
が、デ−タ入出力領域１２、デ−タバス１３を経由し
て、当該選択された１つのバンクに入力される。当該選
択された１つのバンクに入力された２n ビットのデ−タ
は、ロ−カルＤＱ線対１８ａ、グロ−バルＤＱ線対１８
ｂ及びセンスアンプＳＡを経由して、メモリセルアレイ
のメモリセルに記憶される。
【０１７０】上述の半導体メモリのチップレイアウトに
は、以下の特徴がある。
【０１７１】第一に、セルアレイコントロ−ラＣＡＣと
ロウデコ−ダＲＤは、メモリセルアレイＣＡＬ，ＣＡＲ
を中央に挟んで、ロウ方向の端部に互いに対向するよう
に配置されている。また、カラムデコ−ダＣＤ０，ＣＤ
１とＤＱバッファＤＱは、メモリセルアレイＣＡＬ，Ｃ
ＡＲを中央に挟んで、カラム方向の端部に互いに対向す
るように配置されている。
【０１７２】即ち、セルアレイコントロ−ラＣＡＣ、ロ
ウデコ−ダＲＤ、カラムデコ−ダＣＤ０，ＣＤ１及びＤ
ＱバッファＤＱは、いずれもメモリセルアレイＣＡＬ，
ＣＡＲの一辺に隣接して配置することができる。
【０１７３】従って、セルアレイコントロ−ラＣＡＣ、
ロウデコ−ダＲＤ、カラムデコ−ダＣＤ０，ＣＤ１及び
ＤＱバッファＤＱを構成する素子の配置や配線などを容
易に行うことができる。
【０１７４】第二に、バンク内に、ロウ方向に延長する
ロ−カルＤＱ線対１８ａと、カラム方向に延長するグロ
−バルＤＱ線対１８ｂを設け、デ−タがバンクのカラム
方向の端部から入出力されるように構成している。
【０１７５】即ち、ＤＱバッファＤＱを、バンクのカラ
ム方向の端部に設けることができるようになるため、上
記第一の特徴を実現させることができる。
【０１７６】また、本実施例のように、メモリセルアレ
イの１つの中ブロックにおいて入出力を行うビット数が
４ビットの場合であっても、小ブロックＣＡＬ，ＣＡＲ
の間に配置されるロ−カルＤＱ線対１８ａは、カラムデ
コ−ダＣＤ０側に２ビット分、カラムデコ−ダＣＤ１側
に２ビット分だけ設ければよい。
【０１７７】これは、カラムデコ−ダＣＤ０，ＣＤ１
が、メモリセルアレイに隣接してロウ方向に配置され、
また、デ−タの入出力がバンクのカラム方向の端部にお
いて行われるためである。
【０１７８】従って、ロ−カルＤＱ線対１８ａに必要と
される領域を小さくすること、具体的には、ＤＱ線対を
配置するために必要とされる領域を図１及び図２の参考
例の半分にすることができる。
【０１７９】また、グロ−バルＤＱ線対１８ｂは、１つ
の中ブロックにおいて４ビットのデ−タの入出力を行う
場合、１つのバンクでは、１６ビットのデ−タの転送を
行うことができる数だけ必要となる。しかし、グロ−バ
ルＤＱ線対１８ｂは、メモリセルアレイＣＡＬ，ＣＡＲ
上に配置されているため、グロ−バルＤＱ線対１８ｂを
配置するための領域を新たに設ける必要がない。
【０１８０】第三に、デ−タバス１３は、バンク１１−
０，１１−２とバンク１１−１，１１−３の間において
ロウ方向に延長して配置されている。これは、バンク内
のＤＱバッファＤＱが、カラム方向の２つの端部のうち
の１つに配置されるためである。
【０１８１】その結果、バンク及びデ−タ入出力回路の
配置を工夫することにより、デ−タバス１３を構成する
配線の数を減らすことができ、メモリチップ１０上に占
めるデ−タバス１３の領域を縮小することができる。
【０１８２】図１２は、図１０及び図１１の半導体メモ
リを構成するスイッチ１６，２１の構成の一例を示して
いる。
【０１８３】カラム選択スイッチ１６は、Ｎチャネルタ
イプＭＯＳトランジスタＮ１，Ｎ２から構成されてい
る。ＭＯＳトランジスタＮ１，Ｎ２のゲ−トは、カラム
選択線１５に接続され、ソ−ス・ドレイン領域の一方
は、センスアンプＳＡに接続され、ソ−ス・ドレイン領
域の他方は、ロ−カルＤＱ線対１８ａに接続されてい
る。
【０１８４】スイッチ２１は、ＮチャネルタイプＭＯＳ
トランジスタＮ３，Ｎ４から構成されている。ＭＯＳト
ランジスタＮ３，Ｎ４のゲ−トは、コントロ−ル線２２
に接続され、ソ−ス・ドレイン領域の一方は、ロ−カル
ＤＱ線対１８ａに接続され、ソ−ス・ドレイン領域の他
方は、ＤＱバッファＤＱに接続されている。
【０１８５】図１３は、図１０及び図１１の半導体メモ
リのカラムデコ−ダの構成の一例を示している。
【０１８６】本例では、カラムデコ−ダＣＤ０を例にし
て説明する。
【０１８７】カラムアドレス信号Ａ０〜Ａ１０は、カラ
ムデコ−ダＣＤ０に入力される。カラムアドレス信号Ａ
０〜Ａ７は、プリデコ−ダ（ＮＡＮＤ回路）２３−１，
２３−２，〜２３−Ｎのうちのいずれか１つのプリデコ
−ダの出力信号のレベルを“Ｌ（ｌｏｗ）”とし、残り
の全てのプリデコ−ダの出力信号のレベルを“Ｈ（ｈｉ
ｇｈ）”とする。また、カラムアドレス信号Ａ８〜Ａ１
０は、デコ−ダ２４−１，２４−２，〜２４−Ｍのうち
のいずれか１つのデコ−ダの出力信号のレベルを“Ｌ
（ｌｏｗ）”とし、残りの全てのデコ−ダの出力信号の
レベルを“Ｈ（ｈｉｇｈ）”とする。
【０１８８】プリデコ−ダ２３−１，２３−２，〜２３
−Ｎの出力信号は、ブロック２５−１，２５−２，〜２
５−Ｎに入力され、デコ−ダ２４−１，２４−２，〜２
４−Ｍの出力信号は、全てのブロック２５−１，２５−
２，〜２５−Ｎに入力される。
【０１８９】ＮＯＲ回路２６−０，２６−１，〜２６−
７には、プリデコ−ダ２３−１，２３−２，〜２３−Ｎ
の出力信号及びデコ−ダ２４−１，２４−２，〜２４−
Ｍの出力信号が入力される。
【０１９０】例えば、プリデコ−ダ２３−１の出力信号
のレベルが“Ｌ”であり、デコ−ダ２４−１の出力信号
のレベルが“Ｌ”である場合、ＮＯＲ回路２６−０の出
力信号のレベルのみが“Ｈ”となり、残りの全てのＮＯ
Ｒ回路の出力信号のレベルは、“Ｌ”となる。
【０１９１】ＮＯＲ回路２６−０，２６−１，〜２６−
７の出力信号は、制御信号Ｌのレベルが“Ｈ”の期間に
おいて、トランスファゲ−ト２７−０，２７−１，〜２
７−７を経由して、ラッチ回路２８−０，２８−１，〜
２８−７に入力される。
【０１９２】ラッチ回路２８−０，２８−１，〜２８−
７の出力信号は、制御信号Ｔのレベルが“Ｈ”の期間に
おいて、ＡＮＤ回路２９−０，２９−１，〜２９−７を
経由して、カラム選択線１５に与えられる。
【０１９３】例えば、プリデコ−ダ２３−１の出力信号
のレベルが“Ｌ”であり、デコ−ダ２４−１の出力信号
のレベルが“Ｌ”である場合、カラム選択線１５のうち
１つのカラム選択線ＣＳＬ０のレベルのみが“Ｈ”とな
り、残りの全てのカラム選択線のレベルは、“Ｌ”とな
る。“Ｈ”レベルのカラム選択線に接続されたカラム選
択スイッチは、オン状態となる。
【０１９４】ＢＷは、ブロックライト信号である。この
ブロックライト信号ＢＷのレベルは、通常モ−ドのとき
は“Ｌ”であるが、ブロックライトモ−ドのときには
“Ｈ”となる。つまり、ブロックライトモ−ドのとき
は、全てのデコ−ダ２４−１，２４−２，〜２４−Ｍの
出力信号のレベルは、カラムアドレス信号Ａ８〜Ａ１０
に依存することなく、“Ｌ”となる。
【０１９５】従って、例えば、プリデコ−ダ２３−１の
出力信号のレベルが“Ｌ”である場合、ブロック２５−
１により制御される８本のカラム選択線ＣＳＬ０〜ＣＳ
Ｌ７の全てのレベルが“Ｈ”となる。“Ｈ”レベルのカ
ラム選択線に接続されたカラム選択スイッチは、オン状
態となる。
【０１９６】これにより、ブロック単位で、デ−タの書
き込みを行うことができる。
【０１９７】図１４は、図１０及び図１１の半導体メモ
リのバンク選択回路ＳＥＬの構成の一例を示している。
【０１９８】バンク選択回路ＳＥＬは、ＤＱバッファＤ
Ｑとデ−タバス１３の間に接続されるトランスファゲ−
トＴ０１，Ｔ０２，Ｔ１１，Ｔ１２，Ｔ２１，Ｔ２２，
Ｔ３１，Ｔ３２により構成される。トランスファゲ−ト
Ｔ０１，Ｔ０２，Ｔ１１，Ｔ１２，Ｔ２１，Ｔ２２，Ｔ
３１，Ｔ３２は、ＮチャネルタイプＭＯＳトランジスタ
とＰチャネルタイプＭＯＳトランジスタから構成されて
いる。
【０１９９】バンク１１−０において、バンク選択回路
ＳＥＬには、バンク選択信号ＢＮＫ０，／ＢＬＫ０が入
力されている。即ち、トランスファゲ−トＴ０１，Ｔ０
２を構成するＮチャネルタイプＭＯＳトランジスタのゲ
−トには、バンク選択信号ＢＮＫ０が入力され、トラン
スファゲ−トＴ０１，Ｔ０２を構成するＰチャネルタイ
プＭＯＳトランジスタのゲ−トには、バンク選択信号／
ＢＮＫ０が入力されている。
【０２００】同様に、バンク１１−１において、バンク
選択回路ＳＥＬには、バンク選択信号ＢＮＫ１，／ＢＬ
Ｋ１が入力され、バンク１１−２において、バンク選択
回路ＳＥＬには、バンク選択信号ＢＮＫ２，／ＢＬＫ２
が入力され、バンク１１−３において、バンク選択回路
ＳＥＬには、バンク選択信号ＢＮＫ３，／ＢＬＫ３が入
力されている。
【０２０１】バンク選択信号ＢＮＫ０〜ＢＮＫ３は、い
ずれか１つのレベルが“Ｈ”となり、残りの全てのレベ
ルは“Ｌ”となる。
【０２０２】例えば、バンク１１−０が選択された場
合、バンク選択信号ＢＮＫ０のレベルが“Ｈ”となり、
バンク選択信号ＢＮＫ１，ＢＮＫ２，ＢＮＫ３のレベル
は“Ｌ”となる。この時、バンク１１−０のＤＱバッフ
ァＤＱのみが、デ−タバス１３に接続され、バンク１１
−１，１１−２，１１−３のＤＱバッファＤＱは、デ−
タバス１３と切断される。
【０２０３】その結果、デ−タの授受は、バンク１１−
０とデ−タ入出力回路１２の間においてのみ可能とな
る。
【０２０４】図１５は、図１０及び図１１の半導体メモ
リのデ−タ入出力回路１２の構成の一例を示している。
【０２０５】本例では、１ビットのデ−タの入出力を行
う１つのデ−タ入出力回路について説明する。即ち、例
えば、１６ビットタイプ（×１６）の半導体メモリで
は、本例のデ−タ入出力回路が１６個必要になる。
【０２０６】このデ−タ入出力回路は、主として、デ−
タバスセンスアンプＤＢＳＡＭＰ、デ−タバス書き込み
バッファＤＢＷＢＦ、出力ラッチ回路３０、出力回路３
１及び出力バッファ３２から構成されている。
【０２０７】デ−タバス書き込みバッファＤＢＷＢＦ
は、デ−タの書き込みを行う際に使用される。
【０２０８】制御信号ＮＷは、クロックドインバ−タＣ
Ｉ１に入力され、制御信号ＷＸは、クロックドインバ−
タＣＩ２，ＣＩ５に入力されている。通常動作モ−ドの
デ−タ書き込みでは、制御信号ＮＷのレベルが“Ｈ”と
なり、クロックドインバ−タＣＩ１が活性化される。ま
た、制御信号ＷＸのレベルが“Ｈ”の期間において、入
力デ−タ（書き込みデ−タ）ＲＷＤｍ（ｍは、０、１…
ｏｒ１５）は、クロックドインバ−タＣＩ１、ラッチ回
路ＬＡ及びクロックドインバ−タＣＩ２，ＣＩ５を経由
して、デ−タバス１３に導かれる。このデ−タは、デ−
タバス１３を経由して、選択されたバンクに入力され
る。
【０２０９】制御信号ＢＷは、クロックドインバ−タＣ
Ｉ３に入力されている。ブロック書き込みモ−ドのデ−
タ書き込みでは、制御信号ＢＷのレベルが“Ｈ”とな
り、クロックドインバ−タＣＩ３が活性化される。ま
た、制御信号ＷＸのレベルが“Ｈ”の期間において、カ
ラ−レジスタデ−タＣＲｍ（ｍは、０、１…ｏｒ１５）
は、クロックドインバ−タＣＩ３、ラッチ回路ＬＡ及び
クロックドインバ−タＣＩ２，ＣＩ５を経由して、デ−
タバス１３に導かれる。このデ−タは、デ−タバス１３
を経由して、選択されたバンクに入力される。
【０２１０】カラ−レジスタデ−タＣＲｍは、カラ−レ
ジスタから供給される。カラ−レジスタには、ブロック
書き込みモ−ド時に複数のメモリセルに同時に書き込む
デ−タのパタ−ンが、予め記憶されている。カラ−レジ
スタは、一般に、画像メモリに備えられており、予め決
められたパタ−ンのデ−タを複数のメモリセルに同時に
書き込む際に用いられる。カラ−レジスタの内容（デ−
タパタ−ン）は、カラ−レジスタのデ−タを変更するモ
−ドにおいて、変更される。
【０２１１】制御信号ＴＷは、クロックドインバ−タＣ
Ｉ４に入力されている。テストモ−ドのデ−タ書き込み
では、制御信号ＴＷのレベルが“Ｈ”となり、クロック
ドインバ−タＣＩ４が活性化される。また、制御信号Ｗ
Ｘのレベルが“Ｈ”の期間において、エクスクル−シブ
ＯＲ回路ＥＸの出力信号は、クロックドインバ−タＣＩ
４、ラッチ回路ＬＡ及びクロックドインバ−タＣＩ２，
ＣＩ５を経由して、デ−タバス１３に導かれる。このデ
−タは、デ−タバス１３を経由して、選択されたバンク
に入力される。
【０２１２】エクスクル−シブＯＲ回路ＥＸには、カラ
−レジスタデ−タ ／ＣＲｍ及びデ−タＲＷＤ０が入力
されている。即ち、本例では、テストモ−ド時に用いる
デ−タパタ−ンを、カラ−レジスタから得るように構成
している。
【０２１３】本実施例の半導体メモリに使用されるテス
ト回路については、後述する。
【０２１４】デ−タバスセンスアンプＤＢＳＡＭＰは、
デ−タの読み出しを行う際に使用される。
【０２１５】デ−タバスセンスアンプＤＢＳＡＭＰは、
ＮチャネルタイプのオペアンプＳＡＮ及びＰチャネルタ
イプのオペアンプＳＡＰを有している。デ−タバスセン
スアンプＤＢＳＡＭＰは、活性信号ＲＥＮＢＬのレベル
が“Ｈ”となったときに活性化され、活性信号ＲＥＮＢ
Ｌのレベルが“Ｌ”となったときに非活性化される。
【０２１６】活性信号ＲＥＮＢＬのレベルが“Ｌ”のと
き、クロックドインバ−タＣＩ６は、非活性化され、デ
−タバスセンスアンプＤＢＳＡＭＰは、読み出し書き込
みデ−タ線ＲＷＤ線から切り離される。読み出し書き込
みデ−タ線ＲＷＤ線は、出力デ−タ（読み出しデ−タ）
の経路となると共に、入力デ−タ（書き込みデ−タ）の
経路にもなる。
【０２１７】プリチャ−ジトランジスタＰＲは、出力デ
−タＲＷＤｍ（ｍは、０、１…ｏｒ１５）が読み出し書
き込みデ−タ線ＲＷＤ線に出力される前に、この読み出
し書き込みデ−タ線ＲＷＤ線のレベルを“Ｈ”にプリチ
ャ−ジしておくためのものである。
【０２１８】出力デ−タＲＷＤｍがデ−タバスセンスア
ンプＤＢＳＡＭＰから出力されると、この出力デ−タＲ
ＷＤｍは、出力ラッチ回路３０を経由して、出力回路３
１に入力される。
【０２１９】出力ラッチ回路３０は、リセット信号／Ｒ
Ｓによりリセットされる。同期信号ＱＳＴは、出力回路
３１に入力されている。即ち、出力デ−タＤＱｍ（ｍ
は、０、１…ｏｒ１５）は、同期信号ＱＳＴに同期して
出力回路３１から出力され、出力バッファ３２を経由し
て、メモリチップの外部に出力される。
【０２２０】ＮＡＮＤ回路３３及びエクスクル−シブＮ
ＯＲ回路３４は、テストモ−ド時に使用するテスト回路
の一部である。
【０２２１】ＮＡＮＤ回路３３には、出力ラッチ回路３
０の出力デ−タ及びテスト信号ＲｅＤＴが入力される。
テストモ−ド時には、テスト信号ＲｅＤＴのレベルが
“Ｈ”となる。エクスクル−シブＯＲ回路３４には、Ｎ
ＡＮＤ回路３３の出力信号及びカラ−レジスタデ−タ
／ＣＲｍが入力されている。エクスクル−シブＯＲ回路
３４は、テスト結果がＯＫかＮＧかを示す出力信号ＴＲ
Ｄｍ（ｍは、０、１…ｏｒ１５）を出力する。
【０２２２】図１６は、本発明の半導体メモリに使用さ
れるテスト回路の全体構成を示している。図１６におい
て、図１５のデ−タ入出力回路の構成要素に対応する構
成要素には、図１５に付した符号と同じ符号を付してあ
る。
【０２２３】このテスト回路は、３２ビットタイプ（×
３２）の半導体メモリのテストを前提としている。
【０２２４】本実施例のテスト回路は、ＮＡＮＤ回路３
３、エクスクル−シブＯＲ回路３４、テスト用切り替え
回路１００及びテスト用出力回路２００から構成されて
いる。
【０２２５】テストモ−ド時においては、テスト信号Ｒ
ｅＤＴのレベルが“Ｈ”となる。エクスクル−シブＯＲ
回路３４の出力信号ＴＲＤｍ（ｍは、０、１…ｏｒ３
１）は、テスト用切り替え回路１００に入力される。
【０２２６】テスト用切り替え回路１００には、テスト
結果を示す３２ビットのデ−タが入力される。テスト用
切り替え回路１００は、この３２ビットのデ−タを順次
（シリアルに）テスト用出力回路２００に出力する。
【０２２７】テスト用出力回路２００は、制御信号ＴＱ
ＳＴのレベルが“Ｈ”となると、活性化される。この
時、制御信号ＱＳＴのレベルは、“Ｌ”であり、通常モ
−ド時に使用される出力回路３１は、非活性化される。
【０２２８】図１７は、本発明の半導体メモリに使用さ
れるテスト回路の詳細を示している。図１７において、
図１５のデ−タ入出力回路の構成要素に対応する構成要
素には、図１５に付した符号と同じ符号を付してある。
【０２２９】このテスト回路は、３２ビットタイプ（×
３２）の半導体メモリのテストを前提としている。
【０２３０】カラ−レジスタ３５には、予め、所定のパ
タ−ンを有するデ−タ（０，１，０，…１）が記憶され
ている。但し、カラ−レジスタ３５の内容（パタ−ン）
は、パタ−ンを変更するモ−ドにおいて、制御信号Ｚの
入力により変更することができる。
【０２３１】エクスクル−シブＯＲ回路ＥＸには、カラ
−レジスタ３５のデ−タ／ＣＲ０，／ＣＲ１，〜／ＣＲ
３１及び入力デ−タＲＷＤ０が入力されている。入力デ
−タＲＷＤ０のレベルは、“Ｌ”でもよく、また、
“Ｈ”でもよい。
【０２３２】例えば、入力デ−タＲＷＤ０のレベルが
“Ｌ”のとき、セルアレイ０には、“Ｈ”のデ−タが入
力され、セルアレイ１には、“Ｌ”のデ−タが入力さ
れ、セルアレイ２には、“Ｈ”のデ−タが入力され、セ
ルアレイ３１には、“Ｌ”のデ−タが入力される。
【０２３３】また、全てのセルアレイ０〜３１に正常で
ある場合、当然、セルアレイ０からは、“Ｈ”のデ−タ
が出力され、セルアレイ１からは、“Ｌ”のデ−タが出
力され、セルアレイ２からは、“Ｈ”のデ−タが出力さ
れ、セルアレイ３１からは、“Ｌ”のデ−タが出力され
る。
【０２３４】この場合、エクスクル−シブＯＲ回路３４
の出力信号ＴＲＤｍは、全て、“Ｌ”となる。
【０２３５】エクスクル−シブＯＲ回路３４の出力信号
ＴＲＤｍは、テストモ−ド切り替え回路１００及びテス
トモ−ド出力回路２００を経由して、判定信号ＤＱ０と
してメモリチップの外部へ出力される。
【０２３６】テストモ−ド切り替え回路１００では、テ
スト結果がＯＫ（セルアレイが正常）であるか又はＮＧ
（セルアレイが異常）であるかの判定を行う。セルアレ
イが正常の場合には、エクスクル−シブＯＲ回路３４の
出力信号ＴＲＤｍのレベルが全て“Ｌ”であるため、
“Ｌ”レベルの出力信号が、テストモ−ド切り替え回路
１００から出力され、テスト結果がＯＫであると判定さ
れる。
【０２３７】一方、セルアレイが異常である場合には、
異常のセルアレイの出力デ−タを受けるエクスクル−シ
ブＯＲ回路３４の出力信号ＴＲＤｍのレベルは、“Ｈ”
となる。この時、テストモ−ド切り替え回路１００の出
力信号のレベルは、“Ｈ”となり、テスト結果がＮＧで
あると判定される。
【０２３８】テスト結果がＮＧの場合には、セルアレイ
０〜３２のうちいずれのセルアレイが異常であるのか調
査する。この調査は、ラッチ回路ＬＡＴＣＨ０〜３１に
エクスクル−シブＯＲ回路３４の出力信号をラッチさ
せ、このラッチされたデ−タを順次、シリアルに読み出
すことにより行うことができる。
【０２３９】このようなテスト回路によれば、カラ−レ
ジスタ３５のデ−タを半導体メモリのテストに利用する
と共に、テスト結果がＮＧである場合に、いずれのセル
アレイのメモリセルが不良であるかを示す信号をシリア
ルに出力するように構成している。
【０２４０】従って、本実施例のテスト回路では、テス
ト回路自体の構成が簡単になると共に、テストのみに使
用するテスト用パッド（端子）は、１つあれば足り、メ
モリチップの縮小やコストの低減に貢献することができ
る。
【０２４１】図１８は、図１７のテストモ−ド切り替え
回路１００の構成の一例を示している。
【０２４２】エクスクル−シブＮＯＲ部３６は、セルア
レイ０〜３１に不良が存在しているか否かを検査する部
分である。
【０２４３】エクスクル−シブＮＯＲ部３６は、エクス
クル−シブＯＲ回路ＥＸ−ＯＲ０，ＥＸ−ＯＲ１，〜Ｅ
Ｘ−ＯＲ３０と、クロックドインバ−タＣＩ７とから構
成されている。
【０２４４】出力信号ＴＲＤ０〜ＴＲＤ３１は、エクス
クル−シブＯＲ回路ＥＸ−ＯＲ０，ＥＸ−ＯＲ１，〜Ｅ
Ｘ−ＯＲ３０に入力される。出力信号ＴＲＤ０〜ＴＲＤ
３１のレベルが全て“Ｌ”の場合、エクスクル−シブＯ
Ｒ回路ＥＸ−ＯＲ３０の出力信号のレベルは、“Ｌ”と
なる。
【０２４５】制御信号／ＳＲＣＨのレベルが“Ｈ”とな
ると、クロックドインバ−タＣＩ７が活性化される。こ
の時、テスト結果を示す出力信号ＲｅＤＲＤは、クロッ
クドインバ−タＣＩ７から出力される。
【０２４６】出力信号ＴＲＤ０〜ＴＲＤ３１のレベルが
全て“Ｌ”の場合、出力信号ＲｅＤＲＤのレベルは、
“Ｈ”となる。即ち、テスト結果がＯＫであることを示
す信号が、テスト用出力回路から出力される。
【０２４７】出力信号ＴＲＤ０〜ＴＲＤ３１の少なくと
も１つのレベルが“Ｈ”の場合、出力信号ＲｅＤＲＤの
レベルは、“Ｌ”となる。即ち、テスト結果がＮＧであ
ることを示す信号が、テスト用出力回路から出力され
る。
【０２４８】スイッチ回路部３７は、テスト結果がＮＧ
のときに、どのセルアレイに不良が存在しているのか、
不良のセルアレイを特定するためのものである。
【０２４９】スイッチ回路部３７は、トランスファゲ−
トＴＧ０，ＴＧ１，〜ＴＧ３１及びクロックドインバ−
タＣＩ８から構成されている。トランスファゲ−トＴＧ
０，ＴＧ１，〜ＴＧ３１の各々は、ＮチャネルタイプＭ
ＯＳトランジスタとＰチャネルタイプＭＯＳトランジス
タから構成されている。トランスファゲ−トＴＧ０，Ｔ
Ｇ１，〜ＴＧ３１のオン・オフ動作は、シリアルセレク
タ３８により制御されている。
【０２５０】シリアルセレクタ３８は、制御信号ＳＲＣ
Ｈのレベルが“Ｈ”のときに活性化され、クロック信号
ＣＬＫに同期して、制御信号Ｑ０，Ｑ１，〜Ｑ３１を出
力する。制御信号Ｑ０，Ｑ１，〜Ｑ３１のうちの１つ
は、“Ｈ”レベルであり、残りの全ては“Ｌ”レベルで
ある。“Ｈ”レベルの制御信号は、Ｑ０からＱ３１に向
かって順次（シリアルに）切り替わっていく。即ち、デ
−タＴＲＤ０，ＴＲＤ１，〜ＴＲＤ３１が、順次（シリ
アルに）、クロックドインバ−タＣＩ８を経由して出力
される。
【０２５１】クロックドインバ−タＣＩ８は、制御信号
ＳＲＣＨのレベルが“Ｈ”のときに活性化される。
【０２５２】図１９及び図２０は、テスト時における本
発明の半導体メモリの動作を示している。
【０２５３】リデュ−スト・テストモ−ドでは、半導体
メモリのセルアレイに不良が存在するか否かの検査を行
う。シリアルサ−チ・テストモ−ドでは、複数のセルア
レイのうちから不良の存在するセルアレイを特定する検
査を行う。
【０２５４】／ＲＥは、ロウアドレス信号を半導体メモ
リ内に取り込むタイミングを決定する。即ち、／ＲＥの
レベルが“Ｌ”のとき、ロウアドレス信号が半導体メモ
リ内に取り込まれる。
【０２５５】／ＣＥは、カラムアドレス信号を半導体メ
モリ内に取り込むタイミングを決定する。即ち、／ＣＥ
のレベルが“Ｌ”のとき、カラムアドレス信号が半導体
メモリ内に取り込まれる。
【０２５６】リデュ−スト・テストモ−ドは、例えば、
／ＣＥのレベルが“Ｌ”のときにテスト信号ＴＥＳＴの
レベルを“Ｌ”に設定することにより実行することがで
きる。
【０２５７】シリアルサ−チ・テストモ−ドは、例え
ば、／ＣＥのレベルが“Ｌ”のときにテスト信号ＴＥＳ
Ｔのレベルを“Ｈ”に設定することにより実行すること
ができる。
【０２５８】図２１は、本発明の第２実施例である半導
体メモリのチップレイアウトを示している。
【０２５９】この実施例では、３２ビットのデ−タを同
時に入出力することができる３２ビットタイプ（×３
２）の半導体メモリについて説明する。
【０２６０】１つのメモリチップ１０上には、４つのバ
ンク１１−０〜１１−３が配置されている。各バンク１
１−０〜１１−３には、メモリセルアレイＣＡＬ，ＣＡ
Ｒ、セルアレイコントロ−ラＣＡＣが形成され、かつ、
ロウデコ−ダＲＤ、カラムデコ−ダＣＤ０〜ＣＤ３、Ｄ
Ｑバッファ（バンクの入出力部のバッファのことをい
う）ＤＱなどの周辺回路が形成されている。
【０２６１】１つのバンク内のメモリセルアレイは、４
つの中ブロックＢＬａ，ＢＬｂ，ＢＬｃ，ＢＬｄに分け
られている。また、各中ブロックは、２つの小ブロック
ＣＡＬ，ＣＡＲに分けられている。従って、１つのバン
ク内のメモリセルアレイは、８個のブロックから構成さ
れている。
【０２６２】ロウデコ−ダＲＤは、４つの中ブロックＢ
Ｌａ，ＢＬｂ，ＢＬｃ，ＢＬｄの各々に、１つずつ設け
られている。ロウデコ−ダＲＤは、ロウアドレス信号に
基づいて、２つの小ブロックＣＡＬ，ＣＡＲのうちのい
ずれか１つを選択し、かつ、選択された１つのブロック
中の複数のロウから１つのロウ（ワ−ド線）を選択す
る。
【０２６３】カラムデコ−ダＣＤ０〜ＣＤ３は、１つの
バンク内に４つ設けられている。カラムデコ−ダＣＤ０
〜ＣＤ３は、それぞれカラムアドレス信号に基づいて、
４つの中ブロックＢＬａ，ＢＬｂ，ＢＬｃ，ＢＬｄのメ
モリセルアレイの１つ又は複数のカラムを選択する。
【０２６４】例えば、カラムデコ−ダＣＤ０によりカラ
ム選択線が選択されると、そのカラム選択線に接続され
た２つのカラム選択スイッチがオン状態となる。そし
て、その２つのカラム選択スイッチに接続された２つの
デ−タ線対から、２ビットのデ−タがロ−カルＤＱ線対
１８ａに出力される。
【０２６５】本実施例では、１つのカラムデコ−ダが２
つのカラムを選択するように構成されている。この場
合、４つのカラムデコ−ダが存在するため、中ブロック
ＢＬａ，ＢＬｂ，ＢＬｃ，ＢＬｄの各々からは、８ビッ
トのデ−タが入出力される。つまり、１つのバンクから
は、３２ビット（４バイト）のデ−タが入出力される。
【０２６６】センスアンプ及びカラム選択スイッチは、
メモリセルアレイのそれぞれの中ブロックＢＬａ，ＢＬ
ｂ，ＢＬｃ，ＢＬｄにおいて、メモリセルアレイの小ブ
ロックＣＡＬ，ＣＡＲの間に配置されている。
【０２６７】ロウデコ−ダＲＤとセルアレイコントロ−
ラＣＡＣは、メモリセルアレイＣＡＬ，ＣＡＲを中央に
挟んで、互いに対向するように配置されている。即ち、
ロウデコ−ダＲＤは、４つの中ブロックＢＬａ，ＢＬ
ｂ，ＢＬｃ，ＢＬｄが配置される方向に垂直な方向、即
ちロウ方向（ワ−ド線が延長する方向）の２つの端部の
うちの一方側に配置され、セルアレイコントロ−ラＣＡ
Ｃは、当該２つの端部のうちの他方側に配置されてい
る。
【０２６８】セルアレイコントロ−ラＣＡＣは、バンク
内のデ−タの入出力動作の制御を行うものである。
【０２６９】カラムデコ−ダＣＤ０〜ＣＤ３は、４つの
中ブロックＢＬａ，ＢＬｂ，ＢＬｃ，ＢＬｄが配置され
る方向、即ち、カラム方向（デ−タ線対又はカラム選択
線が延長する方向）の２つの端部のうちの一方側に配置
されている。
【０２７０】４つのカラムデコ−ダＣＤ０〜ＣＤ３は、
各カラムデコ−ダＣＤ０〜ＣＤ３が担当するメモリセル
アレイのカラムを４分するように、ロウ方向に配置され
ている。
【０２７１】ＤＱバッファＤＱは、カラム方向の２つの
端部のうちの他方側に配置されている。即ち、カラムデ
コ−ダＣＤ０〜ＣＤ３とＤＱバッファＤＱは、メモリセ
ルアレイＣＡＬ，ＣＡＲを中央に挟んで、互いに対向す
るように配置されている。
【０２７２】デ−タは、デ−タ線対、センスアンプ及び
カラム選択スイッチを経由した後、ロ−カルＤＱ線対１
８ａに導かれる。ロ−カルＤＱ線対１８ａは、メモリセ
ルアレイのそれぞれの中ブロックＢＬａ，ＢＬｂ，ＢＬ
ｃ，ＢＬｄにおいて、メモリセルアレイの小ブロックＣ
ＡＬ，ＣＡＲの間に配置されている。
【０２７３】従って、ロ−カルＤＱ線対１８ａは、ロウ
方向（ワ−ド線が延長する方向）に延長している。
【０２７４】また、グロ−バルＤＱ線対１８ｂは、メモ
リセルアレイの小ブロックＣＡＬ，ＣＡＲ上において、
カラム方向に延長して配置されている。グロ−バルＤＱ
線対１８ｂの一端は、スイッチを経由してロ−カルＤＱ
線対１８ａに接続され、他端は、ＤＱバッファＤＱに接
続されている。
【０２７５】４つのバンクに共有されるデ−タバス１３
は、バンク１１−０，１１−２とバンク１１−１，１１
−３の間に配置され、ロウ方向に延長している。デ−タ
バス１３は、バンク１１−０〜１１−３とデ−タ入出力
領域１２の間におけるデ−タの入出力の経路となるもの
である。
【０２７６】本実施例では、３２ビットタイプの半導体
メモリを前提としているため、デ−タバス１３は、３２
ビット（４バイト）のデ−タの入出力を同時に行えるよ
うに構成されている。
【０２７７】デ−タ入出力領域１２は、メモリチップ１
０のロウ方向の２つの端部のうちの一方側に配置されて
いる。デ−タ入出力領域１２には、３２ビット（４バイ
ト）のデ−タの入出力を同時に行えるように、３２個の
入出力回路（Ｉ／Ｏ）が形成されている。
【０２７８】上述の半導体メモリのデ−タ入出力動作
は、以下のようにして行われる。
【０２７９】まず、バンクセレクタにより、４つのバン
ク１１−０〜１１−３のうちから１つのバンクが選択さ
れる。選択された１つのバンクでは、アドレス信号に基
づいてメモリセルのアクセス動作が行われる。
【０２８０】デ−タの出力（読み出し）の場合には、３
２ビット（４バイト）のデ−タが、ロ−カルＤＱ線対１
８ａ及びグロ−バルＤＱ線対１８ｂを経由して、当該選
択された１つのバンクから出力される。バンクから出力
された３２ビットのデ−タは、デ−タバス１３を経由し
て、デ−タ入出力領域１２に導かれ、かつ、デ−タ入出
力領域１２から半導体メモリ（メモリチップ）外部に出
力される。
【０２８１】デ−タの入力（書き込み）の場合には、３
２ビット（４バイト）のデ−タが、デ−タ入出力領域１
２、デ−タバス１３を経由して、当該選択された１つの
バンクに入力される。当該選択された１つのバンクに入
力された３２ビットのデ−タは、ロ−カルＤＱ線対１８
ａ、グロ−バルＤＱ線対１８ｂ及びセンスアンプを経由
して、メモリセルアレイのメモリセルに記憶される。
【０２８２】上述の半導体メモリのチップレイアウトに
は、以下の特徴がある。
【０２８３】第一に、セルアレイコントロ−ラＣＡＣと
ロウデコ−ダＲＤは、メモリセルアレイＣＡＬ，ＣＡＲ
を中央に挟んで、ロウ方向の端部に互いに対向するよう
に配置されている。また、カラムデコ−ダＣＤ０〜ＣＤ
３とＤＱバッファＤＱは、メモリセルアレイＣＡＬ，Ｃ
ＡＲを中央に挟んで、カラム方向の端部に互いに対向す
るように配置されている。
【０２８４】即ち、セルアレイコントロ−ラＣＡＣ、ロ
ウデコ−ダＲＤ、カラムデコ−ダＣＤ０〜ＣＤ３及びＤ
ＱバッファＤＱは、いずれもメモリセルアレイＣＡＬ，
ＣＡＲの一辺に隣接して配置することができる。
【０２８５】従って、セルアレイコントロ−ラＣＡＣ、
ロウデコ−ダＲＤ、カラムデコ−ダＣＤ０〜ＣＤ３及び
ＤＱバッファＤＱを構成する素子の配置や配線などを容
易に行うことができる。
【０２８６】第二に、バンク内に、ロウ方向に延長する
ロ−カルＤＱ線対１８ａと、カラム方向に延長するグロ
−バルＤＱ線対１８ｂを設け、デ−タがバンクのカラム
方向の端部から入出力されるように構成している。
【０２８７】即ち、ＤＱバッファＤＱを、バンクのカラ
ム方向の端部に設けることができるようになるため、上
記第一の特徴を実現させることができる。
【０２８８】また、本実施例のように、メモリセルアレ
イの１つの中ブロックにおいて入出力を行うビット数が
８ビットの場合であっても、小ブロックＣＡＬ，ＣＡＲ
の間に配置されるロ−カルＤＱ線対１８ａは、カラムデ
コ−ダＣＤ０側に２ビット分、同様に、カラムデコ−ダ
ＣＤ１〜ＣＤ３側にもそれぞれ２ビット分だけ設ければ
よい。
【０２８９】これは、カラムデコ−ダＣＤ０〜ＣＤ３
が、メモリセルアレイに隣接してロウ方向に配置され、
また、デ−タの入出力がバンクのカラム方向の端部にお
いて行われるためである。
【０２９０】従って、ロ−カルＤＱ線対１８ａに必要と
される領域を小さくすることができる。
【０２９１】また、グロ−バルＤＱ線対１８ｂは、１つ
の中ブロックにおいて８ビットのデ−タの入出力を行う
場合、１つのバンクでは、３２ビットのデ−タの転送を
行うことができる数だけ必要となる。しかし、グロ−バ
ルＤＱ線対１８ｂは、メモリセルアレイＣＡＬ，ＣＡＲ
上に配置されているため、グロ−バルＤＱ線対１８ｂを
配置するための領域を新たに設ける必要がない。
【０２９２】第三に、デ−タバス１３は、バンク１１−
０，１１−２とバンク１１−１，１１−３の間において
ロウ方向に延長して配置されている。これは、バンク内
のＤＱバッファＤＱが、カラム方向の２つの端部のうち
の１つに配置されるためである。
【０２９３】その結果、バンク及びデ−タ入出力回路の
配置を工夫することにより、デ−タバス１３を構成する
配線の数を減らすことができ、メモリチップ１０上に占
めるデ−タバス１３の領域を縮小することができる。
【０２９４】図２２は、図１０の第１実施例の半導体メ
モリのバンクのの位置とデ−タバスの位置を概略的に示
している。
【０２９５】メモリチップ１０上の領域は、主に、バン
ク１１−０〜１１−３及びデ−タ入出力領域（Ｉ／Ｏ）
１２により占められている。デ−タ入出力領域１２は、
メモリチップ１０の４つの辺のうちの１つの辺、即ち、
ロウ方向の２つの辺のうちの１つの辺に隣接して配置さ
れている。
【０２９６】バンク内のメモリセルアレイは、カラム方
向に配置される複数の小ブロックから構成され、かつ、
２つの小ブロックにより１つの中ブロックが構成されて
いる。
【０２９７】各々の小ブロック内には、ロウ方向に延長
するワ−ド線と、カラム方向に延長するデ−タ線及びカ
ラム選択線がそれぞれ配置されている。
【０２９８】ロ−カルＤＱ線対１８ａは、２つの小ブロ
ックの間において、ロウ方向に延長している。また、グ
ロ−バルＤＱ線対１８ｂは、メモリセルアレイ上におい
て、カラム方向に延長している。ロ−カルＤＱ線対１８
ａとグロ−バルＤＱ線対１８ｂは、スイッチにより互い
に接続されている。
【０２９９】デ−タバス１３は、バンク１１−０，１１
−２とバンク１１−１，１１−３の間に配置され、ロウ
方向に延長している。デ−タバス１３は、１６ビット
（２バイト）のデ−タを転送できるように構成されてい
る。
【０３００】図２３は、図１０及び図２２の半導体メモ
リの第１変形例を示すものである。
【０３０１】この変形例の特徴は、デ−タ入出力回路
（Ｉ／Ｏ）１２をメモリチップ１０の中央部に配置した
点、及びデ−タ入出力回路１２の両サイドに、バンク１
１−０〜１１−３とデ−タバス１３ａ，１３ｂをそれぞ
れ設けた点にある。
【０３０２】即ち、メモリチップ１０上の領域は、主
に、バンク１１−０〜１１−３及びデ−タ入出力領域
（Ｉ／Ｏ）１２により占められている。デ−タ入出力領
域１２は、メモリチップ１０の中央部に配置され、カラ
ム方向に長くなっている。
【０３０３】バンク１１−０，１１−１は、デ−タ入出
力領域１２の一方側に配置され、バンク１１−２，１１
−３は、デ−タ入出力領域１２の他方側に配置されてい
る。
【０３０４】バンク内のメモリセルアレイは、カラム方
向に配置される複数の小ブロックから構成され、かつ、
２つの小ブロックにより１つの中ブロックが構成されて
いる。各々の小ブロック内には、ロウ方向に延長するワ
−ド線と、カラム方向に延長するデ−タ線及びカラム選
択線がそれぞれ配置されている。
【０３０５】ロ−カルＤＱ線対１８ａは、２つの小ブロ
ックの間において、ロウ方向に延長している。また、グ
ロ−バルＤＱ線対１８ｂは、メモリセルアレイ上におい
て、カラム方向に延長している。ロ−カルＤＱ線対１８
ａとグロ−バルＤＱ線対１８ｂは、スイッチにより互い
に接続されている。
【０３０６】デ−タバス１３ａは、バンク１１−０とバ
ンク１１−１の間に配置され、ロウ方向に延長し、デ−
タ入出力回路１２に接続されている。同様に、デ−タバ
ス１３ｂは、バンク１１−２とバンク１１−３の間に配
置され、ロウ方向に延長し、デ−タ入出力回路１２に接
続されている。デ−タバス１３ａ，１３ｂは、それぞれ
１６ビット（２バイト）のデ−タを転送できるように構
成されている。
【０３０７】図２４は、図２３の半導体メモリのチップ
レイアウトを詳細に示している。
【０３０８】各々のバンク内のレイアウトは、図１０の
半導体メモリの各々のバンク内のレイアウトと同じであ
る。
【０３０９】図２５は、図２１の半導体メモリの第１変
形例を示すものである。
【０３１０】この変形例の特徴は、デ−タ入出力回路
（Ｉ／Ｏ）１２をメモリチップ１０の中央部に配置した
点、及びデ−タ入出力回路１２の両サイドに、バンク１
１−０〜１１−３とデ−タバス１３ａ，１３ｂをそれぞ
れ設けた点にある。
【０３１１】即ち、メモリチップ１０上の領域は、主
に、バンク１１−０〜１１−３及びデ−タ入出力領域
（Ｉ／Ｏ）１２により占められている。デ−タ入出力領
域１２は、メモリチップ１０の中央部に配置され、カラ
ム方向に長くなっている。
【０３１２】バンク１１−０，１１−１は、デ−タ入出
力領域１２の一方側に配置され、バンク１１−２，１１
−３は、デ−タ入出力領域１２の他方側に配置されてい
る。
【０３１３】バンク内のメモリセルアレイは、カラム方
向に配置される複数の小ブロックから構成され、かつ、
２つの小ブロックにより１つの中ブロックが構成されて
いる。各々の小ブロック内には、ロウ方向に延長するワ
−ド線と、カラム方向に延長するデ−タ線及びカラム選
択線がそれぞれ配置されている。
【０３１４】ロ−カルＤＱ線対１８ａは、２つの小ブロ
ックの間において、ロウ方向に延長している。また、グ
ロ−バルＤＱ線対１８ｂは、メモリセルアレイ上におい
て、カラム方向に延長している。ロ−カルＤＱ線対１８
ａとグロ−バルＤＱ線対１８ｂは、スイッチにより互い
に接続されている。
【０３１５】デ−タバス１３ａは、バンク１１−０とバ
ンク１１−１の間に配置され、ロウ方向に延長し、デ−
タ入出力回路１２に接続されている。同様に、デ−タバ
ス１３ｂは、バンク１１−２とバンク１１−３の間に配
置され、ロウ方向に延長し、デ−タ入出力回路１２に接
続されている。デ−タバス１３ａ，１３ｂは、それぞれ
３２ビット（４バイト）のデ−タを転送できるように構
成されている。
【０３１６】各々のバンク内のレイアウトは、図２２の
半導体メモリの各々のバンク内のレイアウトと同じであ
る。
【０３１７】図２６は、図１０及び図２２の第１実施例
の半導体メモリのチップレイアウトの第２変形例を示し
ている。図２７は、図２６の半導体メモリのチップレイ
アウトを詳細に示すものである。
【０３１８】このチップレイアウトは、図１０及び図２
２のチップレイアウトに比べて、以下の点で相違してい
る。
【０３１９】第一に、１つのバンク（メインバンク）
を、２つのサブバンクから構成している。
【０３２０】即ち、メインバンク１１−０は、サブバン
ク１１−０−＃０，１１−０−＃１から構成され、メイ
ンバンク１１−１は、サブバンク１１−１−＃０，１１
−１−＃１から構成され、メインバンク１１−２は、サ
ブバンク１１−２−＃０，１１−２−＃１から構成さ
れ、メインバンク１１−３は、サブバンク１１−３−＃
０，１１−３−＃１から構成されている。
【０３２１】サブバンク１１−０−＃０，１１−０−＃
１は、バンク選択回路により、同時に選択される。サブ
バンク１１−０−＃０，１１−０−＃１が選択された場
合には、残りのサブバンクは、選択されない。同様に、
例えば、サブバンク１１−１−＃０，１１−１−＃１が
選択された場合には、残りのサブバンクは、選択されな
い。
【０３２２】また、４つのサブバンク１１−０−＃０，
１１−０−＃１，１１−１−＃０，１１−１−＃１によ
り１つのグル−プが構成され、このグル−プのバンク
は、デ−タバス１３ａに接続されている。同様に、４つ
のサブバンク１１−２−＃０，１１−２−＃１，１１−
３−＃０，１１−３−＃１により１つのグル−プが構成
され、このグル−プのバンクは、デ−タバス１３ｂに接
続されている。
【０３２３】第二に、１つのサブバンクにおいて８ビッ
ト（１バイト）のデ−タの入出力を行うように構成して
いる。
【０３２４】サブバンクのレイアウトは、図１０のバン
クのレイアウトと比較すると、カラムデコ−ダＣＤが１
つのみである点で相違している。なぜなら、本例の場
合、１つのサブバンクでは、８ビットのデ−タの入出力
が行われるため、カラムデコ−ダＣＤは、１つ存在すれ
ば足りるからである。但し、カラムデコ−ダＣＤは、図
１０の半導体メモリと同様に、２つのカラムを選択し、
メモリセルアレイの中ブロックＢＬａ，ＢＬｂ，ＢＬ
ｃ，ＢＬｄの各々において、２ビットのデ−タの入出力
を実行するものとする。
【０３２５】サブバンク内における、メモリセルアレイ
ＣＡＬ，ＣＡＲ、ロウデコ−ダＲＤ、ロ−カルＤＱ線対
１８ａ、グロ−バルＤＱ線対１８ｂ及びＤＱバッファＤ
Ｑのレイアウトは、図１０の半導体メモリのバンク内の
レイアウトとほぼ同じである。
【０３２６】第三に、デ−タ入出力回路（Ｉ／Ｏ）１２
は、メモリチップ１０の中央部においてカラム方向に長
くなるように配置され、デ−タバス１３ａは、デ−タ入
出力回路１２の一方側においてサブバンク１１−０−＃
０，１１−０−＃１，１１−１−＃０，１１−１−＃１
に共通に設けられ、デ−タバス１３ｂは、デ−タ入出力
回路１２の他方側においてサブバンク１１−２−＃０，
１１−２−＃１，１１−３−＃０，１１−３−＃１に共
通に設けられている。
【０３２７】デ−タバス１３ａ，１３ｂは、それぞれサ
ブバンクの間においてロウ方向に延長しており、メモリ
チップ１０の中央部のデ−タ入出力回路１２に接続され
ている。デ−タバス１３ａ，１３ｂは、それぞれ１６ビ
ットのデ−タが転送できるように構成されている。
【０３２８】このようなチップレイアウトの半導体メモ
リでは、例えば、サブバンク１１−０−＃０，１１−０
−＃１が選択された場合には、サブバンク１１−０−＃
０とデ−タ入出力回路１２との間においては、デ−タバ
ス１３ａを経由して８ビットのデ−タの授受が行われ、
同様に、サブバンク１１−０−＃１とデ−タ入出力回路
１２との間においては、デ−タバス１３ａを経由して８
ビットのデ−タの授受が行われる。
【０３２９】図２８は、図２１の第２実施例の半導体メ
モリのチップレイアウトの第２変形例を示している。
【０３３０】このチップレイアウトは、図２１のチップ
レイアウトに比べて、以下の点で相違している。
【０３３１】第一に、１つのバンク（メインバンク）
を、２つのサブバンクから構成している。
【０３３２】即ち、メインバンク１１−０は、サブバン
ク１１−０−＃０，１１−０−＃１から構成され、メイ
ンバンク１１−１は、サブバンク１１−１−＃０，１１
−１−＃１から構成され、メインバンク１１−２は、サ
ブバンク１１−２−＃０，１１−２−＃１から構成さ
れ、メインバンク１１−３は、サブバンク１１−３−＃
０，１１−３−＃１から構成されている。
【０３３３】サブバンク１１−０−＃０，１１−０−＃
１は、バンク選択回路により、同時に選択される。サブ
バンク１１−０−＃０，１１−０−＃１が選択された場
合には、残りのサブバンクは、選択されない。同様に、
例えば、サブバンク１１−１−＃０，１１−１−＃１が
選択された場合には、残りのサブバンクは、選択されな
い。
【０３３４】また、４つのサブバンク１１−０−＃０，
１１−０−＃１，１１−１−＃０，１１−１−＃１によ
り１つのグル−プが構成され、このグル−プのバンク
は、デ−タバス１３ａに接続されている。同様に、４つ
のサブバンク１１−２−＃０，１１−２−＃１，１１−
３−＃０，１１−３−＃１により１つのグル−プが構成
され、このグル−プのバンクは、デ−タバス１３ｂに接
続されている。
【０３３５】第二に、１つのサブバンクにおいて１６ビ
ット（２バイト）のデ−タの入出力を行うように構成し
ている。
【０３３６】サブバンクのレイアウトは、図２１のバン
クのレイアウトと比較すると、カラムデコ−ダＣＤが２
つである点で相違している。つまり、サブバンクのレイ
アウトは、図１０のバンクのレイアウトと同じである。
【０３３７】なぜなら、本例の場合、１つのサブバンク
では、１６ビットのデ−タの入出力が行われるため、カ
ラムデコ−ダＣＤは、２つ存在すれば足りるからであ
る。但し、カラムデコ−ダＣＤは、図２１の半導体メモ
リと同様に、２つのカラムを選択し、メモリセルアレイ
の中ブロックＢＬａ，ＢＬｂ，ＢＬｃ，ＢＬｄの各々に
おいて、４ビットのデ−タの入出力を実行するものとす
る。
【０３３８】サブバンク内における、メモリセルアレイ
ＣＡＬ，ＣＡＲ、ロウデコ−ダＲＤ、ロ−カルＤＱ線対
１８ａ、グロ−バルＤＱ線対１８ｂ及びＤＱバッファＤ
Ｑのレイアウトは、図１１の半導体メモリのバンク内の
レイアウトと同じである。
【０３３９】第三に、デ−タ入出力回路（Ｉ／Ｏ）１２
は、メモリチップ１０の中央部においてカラム方向に長
くなるように配置され、デ−タバス１３ａは、デ−タ入
出力回路１２の一方側においてサブバンク１１−０−＃
０，１１−０−＃１，１１−１−＃０，１１−１−＃１
に共通に設けられ、デ−タバス１３ｂは、デ−タ入出力
回路１２の他方側においてサブバンク１１−２−＃０，
１１−２−＃１，１１−３−＃０，１１−３−＃１に共
通に設けられている。
【０３４０】デ−タバス１３ａ，１３ｂは、それぞれサ
ブバンクの間においてロウ方向に延長しており、メモリ
チップ１０の中央部のデ−タ入出力回路１２に接続され
ている。デ−タバス１３ａ，１３ｂは、それぞれ３２ビ
ットのデ−タが転送できるように構成されている。
【０３４１】このようなチップレイアウトの半導体メモ
リでは、例えば、サブバンク１１−０−＃０，１１−０
−＃１が選択された場合には、サブバンク１１−０−＃
０とデ−タ入出力回路１２との間においては、デ−タバ
ス１３ａを経由して１６ビットのデ−タの授受が行わ
れ、同様に、サブバンク１１−０−＃１とデ−タ入出力
回路１２との間においては、デ−タバス１３ａを経由し
て１６ビットのデ−タの授受が行われる。
【０３４２】図２９は、図１０及び図２２の第１実施例
の半導体メモリのチップレイアウトの第３変形例を示し
ている。図３０は、図２９の半導体メモリのチップレイ
アウトを詳細に示すものである。
【０３４３】このチップレイアウトは、図１０及び図２
２のチップレイアウトに比べて、以下の点で相違してい
る。
【０３４４】第一に、１つのバンク（メインバンク）
を、２つのサブバンクから構成している。
【０３４５】即ち、メインバンク１１−０は、サブバン
ク１１−０−＃０，１１−０−＃１から構成され、メイ
ンバンク１１−１は、サブバンク１１−１−＃０，１１
−１−＃１から構成され、メインバンク１１−２は、サ
ブバンク１１−２−＃０，１１−２−＃１から構成さ
れ、メインバンク１１−３は、サブバンク１１−３−＃
０，１１−３−＃１から構成されている。
【０３４６】サブバンク１１−０−＃０，１１−０−＃
１は、バンク選択回路により、同時に選択される。サブ
バンク１１−０−＃０，１１−０−＃１が選択された場
合には、残りのサブバンクは、選択されない。同様に、
例えば、サブバンク１１−１−＃０，１１−１−＃１が
選択された場合には、残りのサブバンクは、選択されな
い。
【０３４７】また、４つのサブバンク１１−０−＃０，
１１−１−＃０，１１−２−＃０，１１−３−＃０によ
り１つのグル−プが構成され、このグル−プのバンク
は、デ−タバス１３ａ，１３ｂを経由して、デ−タ入出
力回路１２ａに接続されている。同様に、４つのサブバ
ンク１１−０−＃１，１１−１−＃１，１１−２−＃
１，１１−３−＃１により１つのグル−プが構成され、
このグル−プのバンクは、デ−タバス１３ｃ，１３ｄを
経由して、デ−タ入出力回路１２ｂに接続されている。
【０３４８】第二に、１つのサブバンクにおいて８ビッ
ト（１バイト）のデ−タの入出力を行うように構成して
いる。
【０３４９】サブバンクのレイアウトは、図１０のバン
クのレイアウトと比較すると、カラムデコ−ダＣＤが１
つのみである点で相違している。なぜなら、本例の場
合、１つのサブバンクでは、８ビットのデ−タの入出力
が行われるため、カラムデコ−ダＣＤは、１つ存在すれ
ば足りるからである。但し、カラムデコ−ダＣＤは、図
１０の半導体メモリと同様に、２つのカラムを選択し、
メモリセルアレイの中ブロックＢＬａ，ＢＬｂ，ＢＬ
ｃ，ＢＬｄの各々において、２ビットのデ−タの入出力
を実行するものとする。
【０３５０】サブバンク内における、メモリセルアレイ
ＣＡＬ，ＣＡＲ、ロウデコ−ダＲＤ、ロ−カルＤＱ線対
１８ａ、グロ−バルＤＱ線対１８ｂ及びＤＱバッファＤ
Ｑのレイアウトは、図１０の半導体メモリのバンク内の
レイアウトとほぼ同じである。
【０３５１】第三に、デ−タ入出力回路（Ｉ／Ｏ）１２
ａ，１２ｂは、メモリチップ１０上においてカラム方向
に長くなるように配置され、デ−タバス１３ａ，１３ｂ
は、デ−タ入出力回路１２ａの両側に設けられ、デ−タ
バス１３ｃ，１３ｄは、デ−タ入出力回路１２ｂの両側
に設けられている。
【０３５２】デ−タバス１３ａは、サブバンク１１−０
−＃０，１１−１−＃０に共通に設けられ、デ−タバス
１３ｂは、サブバンク１１−２−＃０，１１−３−＃０
に共通に設けられ、デ−タバス１３ｃは、サブバンク１
１−０−＃１，１１−１−＃１に共通に設けられ、デ−
タバス１３ｄは、サブバンク１１−２−＃１，１１−３
−＃１に共通に設けられている。
【０３５３】デ−タバス１３ａ，１３ｂは、それぞれサ
ブバンクの間においてロウ方向に延長し、デ−タ入出力
回路１２ａに接続され、同様に、デ−タバス１３ｃ，１
３ｄは、それぞれサブバンクの間においてロウ方向に延
長し、デ−タ入出力回路１２ｂに接続されている。デ−
タバス１３ａ〜１３ｄは、それぞれ８ビットのデ−タが
転送できるように構成されている。
【０３５４】このようなチップレイアウトの半導体メモ
リでは、例えば、サブバンク１１−０−＃０，１１−０
−＃１が選択された場合には、サブバンク１１−０−＃
０とデ−タ入出力回路１２ａとの間においては、デ−タ
バス１３ａを経由して８ビットのデ−タの授受が行わ
れ、サブバンク１１−０−＃１とデ−タ入出力回路１２
ｂとの間においては、デ−タバス１３ｃを経由して８ビ
ットのデ−タの授受が行われる。
【０３５５】つまり、１６ビットタイプの半導体メモリ
において、デ−タバス１３ａ〜１３ｄは、８ビットのデ
−タを転送できる数の配線により構成すればよく、メモ
リチップ上のデ−タバスの領域を小さくすることができ
る。
【０３５６】図３１は、図２１の第２実施例の半導体メ
モリのチップレイアウトの第３変形例を示している。
【０３５７】このチップレイアウトは、図２１のチップ
レイアウトに比べて、以下の点で相違している。
【０３５８】第一に、１つのバンク（メインバンク）
を、２つのサブバンクから構成している。
【０３５９】即ち、メインバンク１１−０は、サブバン
ク１１−０−＃０，１１−０−＃１から構成され、メイ
ンバンク１１−１は、サブバンク１１−１−＃０，１１
−１−＃１から構成され、メインバンク１１−２は、サ
ブバンク１１−２−＃０，１１−２−＃１から構成さ
れ、メインバンク１１−３は、サブバンク１１−３−＃
０，１１−３−＃１から構成されている。
【０３６０】サブバンク１１−０−＃０，１１−０−＃
１は、バンク選択回路により、同時に選択される。サブ
バンク１１−０−＃０，１１−０−＃１が選択された場
合には、残りのサブバンクは、選択されない。同様に、
例えば、サブバンク１１−１−＃０，１１−１−＃１が
選択された場合には、残りのサブバンクは、選択されな
い。
【０３６１】また、４つのサブバンク１１−０−＃０，
１１−１−＃０，１１−２−＃０，１１−３−＃０によ
り１つのグル−プが構成され、このグル−プのバンク
は、デ−タバス１３ａ，１３ｂを経由して、デ−タ入出
力回路１２ａに接続されている。同様に、４つのサブバ
ンク１１−０−＃１，１１−１−＃１，１１−２−＃
１，１１−３−＃１により１つのグル−プが構成され、
このグル−プのバンクは、デ−タバス１３ｃ，１３ｄを
経由して、デ−タ入出力回路１２ｂに接続されている。
【０３６２】第二に、１つのサブバンクにおいて１６ビ
ット（２バイト）のデ−タの入出力を行うように構成し
ている。
【０３６３】サブバンクのレイアウトは、図２１のバン
クのレイアウトと比較すると、カラムデコ−ダＣＤが２
つである点で相違している。つまり、サブバンクのレイ
アウトは、図１０のバンクのレイアウトと同じである。
【０３６４】なぜなら、本例の場合、１つのサブバンク
では、１６ビットのデ−タの入出力が行われるため、カ
ラムデコ−ダＣＤは、２つ存在すれば足りるからであ
る。但し、カラムデコ−ダＣＤは、図２１の半導体メモ
リと同様に、２つのカラムを選択し、メモリセルアレイ
の中ブロックＢＬａ，ＢＬｂ，ＢＬｃ，ＢＬｄの各々に
おいて、４ビットのデ−タの入出力を実行するものとす
る。
【０３６５】サブバンク内における、メモリセルアレイ
ＣＡＬ，ＣＡＲ、ロウデコ−ダＲＤ、ロ−カルＤＱ線対
１８ａ、グロ−バルＤＱ線対１８ｂ及びＤＱバッファＤ
Ｑのレイアウトは、図１０の半導体メモリのバンク内の
レイアウトと同じである。
【０３６６】第三に、デ−タ入出力回路（Ｉ／Ｏ）１２
ａ，１２ｂは、メモリチップ１０上においてカラム方向
に長くなるように配置され、デ−タバス１３ａ，１３ｂ
は、デ−タ入出力回路１２ａの両側に設けられ、デ−タ
バス１３ｃ，１３ｄは、デ−タ入出力回路１２ｂの両側
に設けられている。
【０３６７】デ−タバス１３ａは、サブバンク１１−０
−＃０，１１−１−＃０に共通に設けられ、デ−タバス
１３ｂは、サブバンク１１−２−＃０，１１−３−＃０
に共通に設けられ、デ−タバス１３ｃは、サブバンク１
１−０−＃１，１１−１−＃１に共通に設けられ、デ−
タバス１３ｄは、サブバンク１１−２−＃１，１１−３
−＃１に共通に設けられている。
【０３６８】デ−タバス１３ａ，１３ｂは、それぞれサ
ブバンクの間においてロウ方向に延長し、デ−タ入出力
回路１２ａに接続され、同様に、デ−タバス１３ｃ，１
３ｄは、それぞれサブバンクの間においてロウ方向に延
長し、デ−タ入出力回路１２ｂに接続されている。デ−
タバス１３ａ〜１３ｄは、それぞれ１６ビットのデ−タ
が転送できるように構成されている。
【０３６９】このようなチップレイアウトの半導体メモ
リでは、例えば、サブバンク１１−０−＃０，１１−０
−＃１が選択された場合には、サブバンク１１−０−＃
０とデ−タ入出力回路１２ａとの間においては、デ−タ
バス１３ａを経由して１６ビットのデ−タの授受が行わ
れ、サブバンク１１−０−＃１とデ−タ入出力回路１２
ｂとの間においては、デ−タバス１３ｃを経由して１６
ビットのデ−タの授受が行われる。
【０３７０】つまり、３２ビットタイプの半導体メモリ
において、デ−タバス１３ａ〜１３ｄは、１６ビットの
デ−タを転送できる数の配線により構成すればよく、メ
モリチップ上のデ−タバスの領域を小さくすることがで
きる。
【０３７１】図３２は、図１０及び図２２の第１実施例
の半導体メモリのチップレイアウトの第４変形例を示し
ている。図３３は、図３２の半導体メモリのチップレイ
アウトを詳細に示すものである。
【０３７２】このチップレイアウトは、図１０及び図２
２のチップレイアウトに比べて、以下の点で相違してい
る。
【０３７３】第一に、１つのバンク（メインバンク）
を、２つのサブバンクから構成している。
【０３７４】即ち、メインバンク１１−０は、サブバン
ク１１−０−＃０，１１−０−＃１から構成され、メイ
ンバンク１１−１は、サブバンク１１−１−＃０，１１
−１−＃１から構成され、メインバンク１１−２は、サ
ブバンク１１−２−＃０，１１−２−＃１から構成さ
れ、メインバンク１１−３は、サブバンク１１−３−＃
０，１１−３−＃１から構成されている。
【０３７５】サブバンク１１−０−＃０，１１−０−＃
１は、バンク選択回路により、同時に選択される。サブ
バンク１１−０−＃０，１１−０−＃１が選択された場
合には、残りのサブバンクは、選択されない。同様に、
例えば、サブバンク１１−１−＃０，１１−１−＃１が
選択された場合には、残りのサブバンクは、選択されな
い。
【０３７６】また、４つのサブバンク１１−０−＃０，
１１−１−＃０，１１−２−＃０，１１−３−＃０によ
り１つのグル−プが構成され、このグル−プのバンク
は、デ−タバス１３ａを経由して、デ−タ入出力回路１
２に接続されている。同様に、４つのサブバンク１１−
０−＃１，１１−１−＃１，１１−２−＃１，１１−３
−＃１により１つのグル−プが構成され、このグル−プ
のバンクは、デ−タバス１３ｂを経由して、デ−タ入出
力回路１２に接続されている。
【０３７７】第二に、１つのサブバンクにおいて８ビッ
ト（１バイト）のデ−タの入出力を行うように構成して
いる。
【０３７８】サブバンクのレイアウトは、図１０のバン
クのレイアウトと比較すると、カラムデコ−ダＣＤが１
つのみである点で相違している。なぜなら、本例の場
合、１つのサブバンクでは、８ビットのデ−タの入出力
が行われるため、カラムデコ−ダＣＤは、１つ存在すれ
ば足りるからである。但し、カラムデコ−ダＣＤは、図
１０の半導体メモリと同様に、２つのカラムを選択し、
メモリセルアレイの中ブロックＢＬａ，ＢＬｂ，ＢＬ
ｃ，ＢＬｄの各々において、２ビットのデ−タの入出力
を実行するものとする。
【０３７９】サブバンク内における、メモリセルアレイ
ＣＡＬ，ＣＡＲ、ロウデコ−ダＲＤ、ロ−カルＤＱ線対
１８ａ、グロ−バルＤＱ線対１８ｂ及びＤＱバッファＤ
Ｑのレイアウトは、図１０の半導体メモリのバンク内の
レイアウトとほぼ同じである。
【０３８０】第三に、デ−タ入出力回路（Ｉ／Ｏ）１２
は、メモリチップ１０の中央部においてカラム方向に長
くなるように配置され、デ−タバス１３ａ，１３ｂは、
デ−タ入出力回路１２の両側に設けられている。
【０３８１】デ−タバス１３ａは、サブバンク１１−０
−＃０，１１−１−＃０，１１−２−＃０，１１−３−
＃０に共通に設けられ、デ−タバス１３ｂは、サブバン
ク１１−０−＃１，１１−１−＃１，１１−２−＃１，
１１−３−＃１に共通に設けられている。
【０３８２】デ−タバス１３ａ，１３ｂは、それぞれサ
ブバンクの間においてロウ方向に延長し、デ−タ入出力
回路１２に接続されている。デ−タバス１３ａ，１３ｂ
は、それぞれ８ビットのデ−タが転送できるように構成
されている。
【０３８３】このようなチップレイアウトの半導体メモ
リでは、例えば、サブバンク１１−０−＃０，１１−０
−＃１が選択された場合には、サブバンク１１−０−＃
０とデ−タ入出力回路１２との間においては、デ−タバ
ス１３ａを経由して８ビットのデ−タの授受が行われ、
サブバンク１１−０−＃１とデ−タ入出力回路１２との
間においては、デ−タバス１３ｂを経由して８ビットの
デ−タの授受が行われる。
【０３８４】つまり、１６ビットタイプの半導体メモリ
において、デ−タバス１３ａ，１３ｂは、８ビットのデ
−タを転送できる数の配線により構成すればよく、メモ
リチップ上のデ−タバスの領域を小さくすることができ
る。
【０３８５】図３４は、図２１の第２実施例の半導体メ
モリのチップレイアウトの第４変形例を示している。
【０３８６】このチップレイアウトは、図２１のチップ
レイアウトに比べて、以下の点で相違している。
【０３８７】第一に、１つのバンク（メインバンク）
を、２つのサブバンクから構成している。
【０３８８】即ち、メインバンク１１−０は、サブバン
ク１１−０−＃０，１１−０−＃１から構成され、メイ
ンバンク１１−１は、サブバンク１１−１−＃０，１１
−１−＃１から構成され、メインバンク１１−２は、サ
ブバンク１１−２−＃０，１１−２−＃１から構成さ
れ、メインバンク１１−３は、サブバンク１１−３−＃
０，１１−３−＃１から構成されている。
【０３８９】サブバンク１１−０−＃０，１１−０−＃
１は、バンク選択回路により、同時に選択される。サブ
バンク１１−０−＃０，１１−０−＃１が選択された場
合には、残りのサブバンクは、選択されない。同様に、
例えば、サブバンク１１−１−＃０，１１−１−＃１が
選択された場合には、残りのサブバンクは、選択されな
い。
【０３９０】また、４つのサブバンク１１−０−＃０，
１１−１−＃０，１１−２−＃０，１１−３−＃０によ
り１つのグル−プが構成され、このグル−プのバンク
は、デ−タバス１３ａを経由して、デ−タ入出力回路１
２に接続されている。同様に、４つのサブバンク１１−
０−＃１，１１−１−＃１，１１−２−＃１，１１−３
−＃１により１つのグル−プが構成され、このグル−プ
のバンクは、デ−タバス１３ｂを経由して、デ−タ入出
力回路１２に接続されている。
【０３９１】第二に、１つのサブバンクにおいて１６ビ
ット（２バイト）のデ−タの入出力を行うように構成し
ている。
【０３９２】サブバンクのレイアウトは、図２１のバン
クのレイアウトと比較すると、カラムデコ−ダＣＤが２
つである点で相違している。つまり、サブバンクのレイ
アウトは、図１０のバンクのレイアウトと同じである。
【０３９３】なぜなら、本例の場合、１つのサブバンク
では、１６ビットのデ−タの入出力が行われるため、カ
ラムデコ−ダＣＤは、２つ存在すれば足りるからであ
る。但し、カラムデコ−ダＣＤは、図２１の半導体メモ
リと同様に、２つのカラムを選択し、メモリセルアレイ
の中ブロックＢＬａ，ＢＬｂ，ＢＬｃ，ＢＬｄの各々に
おいて、４ビットのデ−タの入出力を実行するものとす
る。
【０３９４】サブバンク内における、メモリセルアレイ
ＣＡＬ，ＣＡＲ、ロウデコ−ダＲＤ、ロ−カルＤＱ線対
１８ａ、グロ−バルＤＱ線対１８ｂ及びＤＱバッファＤ
Ｑのレイアウトは、図１０の半導体メモリのバンク内の
レイアウトと同じである。
【０３９５】第三に、デ−タ入出力回路（Ｉ／Ｏ）１２
は、メモリチップ１０の中央部においてカラム方向に長
くなるように配置され、デ−タバス１３ａ，１３ｂは、
デ−タ入出力回路１２の両側に設けられている。
【０３９６】デ−タバス１３ａは、サブバンク１１−０
−＃０，１１−１−＃０，１１−２−＃０，１１−３−
＃０に共通に設けられ、デ−タバス１３ｂは、サブバン
ク１１−０−＃１，１１−１−＃１，１１−２−＃１，
１１−３−＃１に共通に設けられている。
【０３９７】デ−タバス１３ａ，１３ｂは、それぞれサ
ブバンクの間においてロウ方向に延長し、デ−タ入出力
回路１２に接続されている。デ−タバス１３ａ，１３ｂ
は、それぞれ１６ビットのデ−タが転送できるように構
成されている。
【０３９８】このようなチップレイアウトの半導体メモ
リでは、例えば、サブバンク１１−０−＃０，１１−０
−＃１が選択された場合には、サブバンク１１−０−＃
０とデ−タ入出力回路１２との間においては、デ−タバ
ス１３ａを経由して１６ビットのデ−タの授受が行わ
れ、サブバンク１１−０−＃１とデ−タ入出力回路１２
との間においては、デ−タバス１３ｂを経由して１６ビ
ットのデ−タの授受が行われる。
【０３９９】つまり、３２ビットタイプの半導体メモリ
において、デ−タバス１３ａ，１３ｂは、１６ビットの
デ−タを転送できる数の配線により構成すればよく、メ
モリチップ上のデ−タバスの領域を小さくすることがで
きる。
【０４００】図３５は、本発明のデ−タ転送システムを
示している。
【０４０１】ｎ（ｎは複数）個のブロックＢＬ０〜ＢＬ
ｎは、それぞれ同じ要素から構成されている。ブロック
ＢＬ０〜ＢＬｎは、カラム方向に延長して配置されてい
る。ブロックＢＬ０を例にして、その構成について説明
する。
【０４０２】ブロックＢＬ０は、カラム方向に配置され
る２つのスイッチアレイ４１ａ，４１ｂを有している。
スイッチアレイ４１ａ，４１ｂの各々は、マトリックス
状に配置された複数のスイッチ（ＭＯＳトランジスタ）
４６ａ，４６ｂから構成されている。
【０４０３】ロウデコ−ダ４２ａは、スイッチアレイ４
１ａのロウ方向の２つの端部のうちの１つに隣接して配
置されている。ロウデコ−ダ４２ｂは、スイッチアレイ
４１ｂのロウ方向の２つの端部のうちの１つに隣接して
配置されている。ワ−ド線４４ａ，４４ｂの一端は、ロ
ウデコ−ダ４２ａ，４２ｂに接続され、かつ、ワ−ド線
４４ａ，４４ｂは、同じロウに属する複数のスイッチ４
６ａ，４６ｂの制御端子（ゲ−ト）に接続されている。
【０４０４】カラムデコ−ダ４３は、スイッチアレイ４
１ａのカラム方向の２つの端部のうちの１つに隣接して
配置されている。カラム選択線４９の一端は、カラムデ
コ−ダ４３に接続されている。
【０４０５】レジスタ４７ａ，４７ｂ及びカラム選択ス
イッチ４８ａ，４８ｂは、２つのスイッチアレイ４１
ａ，４１ｂの間に配置されている。デ−タ線４５ａ，４
５ｂの一端は、レジスタ４７ａ，４７ｂ及びカラム選択
スイッチ４８ａ，４８ｂに接続され、かつ、デ−タ線４
５ａ，４５ｂは、同じカラムに属する複数のスイッチ４
６ａ，４６ｂの出力端（ドレイン）に接続されている。
カラム選択線４９は、カラム選択スイッチ４８ａ，４８
ｂに接続されている。
【０４０６】デ−タは、複数のスイッチ４６ａ，４６ｂ
の入力端（ソ−ス）に印加される。
【０４０７】ロ−カルＤＱ線５０−０は、２つのスイッ
チアレイ４１ａ，４１ｂの間に配置され、ロウ方向に延
長している。ロ−カルＤＱ線５０−０は、レジスタ４７
ａ，４７ｂ及びカラム選択スイッチ４８ａ，４８ｂに接
続されている。
【０４０８】グロ−バルＤＱ線５１−０は、ｎ個のブロ
ックＢＬ０〜ＢＬｎのスイッチアレイ上に配置され、カ
ラム方向に延長している。グロ−バルＤＱ線５１−０の
一端は、ロ−カルＤＱ線５０−０に接続され、グロ−バ
ルＤＱ線５１−０の他端は、デ−タ入出力回路（Ｉ／
Ｏ）５２に接続されている。
【０４０９】デ−タ入出力回路５２は、ｎ個のブロック
ＢＬ０〜ＢＬｎのカラム方向の２つの端部のうちの１つ
に隣接して配置されている。
【０４１０】上述のデ−タ転送システムの特徴は、ｎ個
のブロックＢＬ０〜ＢＬｎがカラム方向に延長して配置
されている場合に、例えば、ブロックＢＬ０〜ＢＬｎか
ら出力されるデ−タが、スイッチアレイ４１ａ，４１ｂ
上のグロ−バルＤＱ線５１−０〜５１−ｎを経由して、
デ−タ入出力回路５２に導かれている点にある。
【０４１１】つまり、ブロックＢＬ０〜ＢＬｎから出力
されるデ−タは、ブロックＢＬ０〜ＢＬｎのカラム方向
の２つの端部のうちの１つに隣接して配置されたデ−タ
入出力回路５２に集合すると共に、このデ−タ入出力回
路５２からＬＳＩの外部に出力される。
【０４１２】図３６は、本発明のメモリシステムの構成
を示すものである。
【０４１３】ここでは、図１〜図３４の半導体メモリを
使用するメモリシステムの一例について説明する。
【０４１４】１０は、メモリチップである。メモリチッ
プ１０の構成は、図１〜図３４において説明した半導体
メモリのうちから選択される１つの半導体メモリの構成
と同じに設定される。
【０４１５】メモリチップ１０には、メモリセルアレイ
５１、読み出し・書き込み回路５２、入力回路５３、出
力回路５４、同期回路５５及びクロックバッファ５６が
形成されている。
【０４１６】ＣＰＵチップ５８は、クロック信号ＣＫを
出力する。クロック信号ＣＫは、メモリチップ１０に供
給され、内部クロック信号ＣＬＫとなる。メモリチップ
１０内において、内部クロック信号ＣＬＫは、読み出し
・書き込み回路５２に供給される。読み出し・書き込み
回路５２は、内部クロック信号ＣＬＫに同期して動作す
る。
【０４１７】クロック信号ＣＫと内部クロック信号ＣＬ
Ｋのずれ（スキュ）は、同期回路５５により、取り除か
れる。同期回路５５は、内部クロック信号ＣＫ´を出力
する。内部クロック信号ＣＫ´は、入力回路５３及び出
力回路５４に供給される。入力回路５３及び出力回路５
４は、内部クロック信号ＣＫ´に同期して動作する。
【０４１８】Ｉ／Ｏバス５７は、メモリチップ１０とＣ
ＰＵチップ５８を接続する。デ−タは、Ｉ／Ｏバス５７
を経由して、メモリチップ１０とＣＰＵチップ５８の間
を行き来する。
【０４１９】
【発明の効果】以上、説明したように、本発明の半導体
メモリ及びそのテスト回路、並びにデ−タ転送システム
によれば、次のような効果を奏する。
【０４２０】複数のバンクを設け、各バンク内には、メ
モリセルアレイの小ブロックの間に配置され、ロウ方向
に伸びるロ−カルＤＱ線と、メモリセルアレイ上に配置
され、カラム方向に伸びるグロ−バルＤＱ線とを設けて
いる。そして、入出力デ−タは、ロ−カルＤＱ線とグロ
−バルＤＱ線を経由して、バンクのカラム方向の端部に
設けられたＤＱバッファとメモリセルアレイとの間を行
き来するように構成している。
【０４２１】このような構成にすることで、各バンク内
のセルアレイコントロ−ラ、ロウデコ−ダ、カラムデコ
−ダ、ＤＱバッファを、それぞれメモリセルアレイの一
辺に隣接して配置させることができるため、マルチビッ
トタイプ、クロック同期タイプ、バンクタイプの半導体
メモリにおいて、チップ面積を増大させることなく、デ
−タ転送速度を高めることが可能となる。
【図面の簡単な説明】
【図１】本発明の第１参考例である半導体メモリのチッ
プレイアウトを示す図。
【図２】図１のバンク内のチップレイアウトを詳細に示
す図。
【図３】本発明の第２参考例である半導体メモリのチッ
プレイアウトを示す図。
【図４】図３のバンク内のチップレイアウトを詳細に示
す図。
【図５】図１のチップレイアウトを簡略して示す図。
【図６】図１の第１参考例の変形例であるチップレイア
ウトを示す図。
【図７】図６のチップレイアウトを詳細に示す図。
【図８】図１の第１参考例の変形例であるチップレイア
ウトを示す図。
【図９】図８のチップレイアウトを詳細に示す図。
【図１０】本発明の第１実施例である半導体メモリのチ
ップレイアウトを示す図。
【図１１】図１０のバンク内のチップレイアウトを詳細
に示す図。
【図１２】図１１のスイッチの構成の一例を示す図。
【図１３】カラムデコ−ダの構成の一例を示す図。
【図１４】バンク選択回路の構成の一例を示す図。
【図１５】デ−タ入出力回路の構成の一例を示す図。
【図１６】テスト回路の構成の主要部を示す図。
【図１７】図１６のテスト回路の構成を詳細に示す図。
【図１８】テスト用切り替え回路の構成の一例を示す
図。
【図１９】テストモ−ド時の信号波形を示す図。
【図２０】テストモ−ド時の信号波形を示す図。
【図２１】本発明の第２実施例である半導体メモリのチ
ップレイアウトを示す図。
【図２２】図１０のチップレイアウトを概略に示す図。
【図２３】図２２のチップレイアウトの第１変形例に示
す図。
【図２４】図２３のチップレイアウトを詳細に示す図。
【図２５】図２１のチップレイアウトの第１変形例に示
す図。
【図２６】図２２のチップレイアウトの第２変形例に示
す図。
【図２７】図２６のチップレイアウトを詳細に示す図。
【図２８】図２１のチップレイアウトの第２変形例に示
す図。
【図２９】図２２のチップレイアウトの第３変形例に示
す図。
【図３０】図２９のチップレイアウトを詳細に示す図。
【図３１】図２１のチップレイアウトの第３変形例に示
す図。
【図３２】図２２のチップレイアウトの第４変形例に示
す図。
【図３３】図３２のチップレイアウトを詳細に示す図。
【図３４】図２１のチップレイアウトの第４変形例に示
す図。
【図３５】本発明のデ−タ転送システムを示す図。
【図３６】本発明のメモリシステムを示す図。
【図３７】従来の半導体メモリのチップレイアウトを示
す図。
【符号の説明】
１０ ：メモリチップ、 １１−０〜１１−３ ：バンク（メインバン
ク）、 １１−０−＃０，１１−０−＃１，〜１１−３−＃０，
１１−３−＃１：サブバンク、 １２，１２ａ，１２ｂ ：デ−タ入出力（Ｉ／Ｏ）
領域、 １３，１３ａ〜１３ｄ ：デ−タバス、 １４ ：デ−タ線対、 １５，１５−０〜１５−３ ：カラム選択線、 １６ ：カラム選択スイッチ、 １７，１９ａ，１９ｂ ：ワ−ド線、 １８ ：ＤＱ線対、 １８ａ ：ロ−カルＤＱ線対、 １８ｂ ：グロ−バルＤＱ線対、 ２０ａ，２０ｂ，２１ ：スイッチ、 ２２ ：コントロ−ル線、 ２３−１〜２３−Ｎ ：プリデコ−ダ、 ２４−１〜２４−Ｍ ：デコ−ダ、 ２５−１〜２５−Ｎ ：ブロック、 ２６−０〜２６−７ ：ＮＯＲ回路、 ２７−０〜２７−７，Ｔ０１，Ｔ０２，Ｔ１１，Ｔ１
２，Ｔ２１，Ｔ２２，Ｔ３１，Ｔ３２，ＴＧ０〜ＴＧ３
１ ：トランスファゲ−ト、 ２８−０〜２８−７ ：ラッチ回路、 ２９−０〜２９−７ ：ＡＮＤ回路、 ３０ ：出力ラッチ回路、 ３１ ：出力回路、 ３２ ：出力バッファ、 ３３ ：ＮＡＮＤ回路、 ３４ ：エクスクル−シブＯＲ回
路、 ３５ ：カラ−レジスタ、 ３６ ：エクスクル−シブＮＯＲ
回路、 ３７ ：スイッチ回路部、 ３８ ：シリアルセレクタ、 ４１ａ，４１ｂ ：スイッチアレイ、 ４２ａ，４２ｂ ：ロウデコ−ダ、 ４３ ：カラムデコ−ダ、 ４４ａ，４４ｂ ：ワ−ド線、 ４５ａ，４５ｂ ：デ−タ線、 ４６ａ，４６ｂ ：スイッチ、 ４７ａ，４７ｂ ：レジスタ、 ４８ａ，４８ｂ ：カラム選択スイッチ、 ４９ ：カラム選択線、 ５０−０〜５０−ｎ ：ロ−カルＤＱ線対、 ５１−０〜５１−ｎ ：グロ−バルＤＱ線対、 ５１ ：メモリセルアレイ、 ５２ ：読み出し・書き込み回
路、 ５３ ：入力回路、 ５４ ：出力回路、 ５５ ；同期回路、 ５６ ；クロックバッファ、 ５７ ：Ｉ／Ｏバス、 ５８ ：ＣＰＵチップ、 １００ ：テスト用切り替え回
路、 ２００ ：テスト用出力回路、 ＣＡＬ，ＣＡＲ ：メモリセルアレイ（小ブ
ロック）、 ＣＡＣ ：セルアレイコントロ−
ラ、 ＲＤ ：ロウデコ−ダ、 ＣＤ０〜ＣＤ３ ：カラムデコ−ダ、 ＤＱ ：ＤＱバッファ、 ＢＬａ〜ＢＬｄ ：中ブロック、 ＳＥＬ ：バンクセレクタ、 ＳＡ ：センスアンプ、 Ｎ１〜Ｎ４ ：ＮチャネルＭＯＳトラン
ジスタ、 ＤＢＳＡＭＰ ：デ−タバスセンスアン
プ、 ＤＢＷＢＦ ：デ−タバス書き込みバッ
ファ、 ＣＩ１〜ＣＩ７ ：クロックドインバ−タ、 ＬＡ ：ラッチ回路、 ＥＸ ：エクスクル−シブＯＲ回
路。

Claims (84)

    【特許請求の範囲】
  1. 【請求項１】 メモリチップと、前記メモリチップ上に
    配置される複数のバンクと、前記メモリチップ上に配置
    され、複数ビットのデ−タの入出力を実行するためのデ
    −タ入出力領域と、前記複数のバンクに共通に設けら
    れ、カラム方向に延長し、前記複数のバンクと前記デ−
    タ入出力領域の間における前記複数ビットのデ−タの経
    路となるデ−タバスとを具備し、 前記複数のバンクの各々は、 メモリセルアレイから構成され、前記カラム方向に配置
    される２つの小ブロック、前記２つの小ブロックの間に
    配置されるセンスアンプ、及び、前記メモリセルアレイ
    上に配置されるワ−ド線、デ−タ線、カラム選択線を有
    し、前記カラム方向に配置される複数の中ブロックと、 前記カラム方向の２つの端部のうちの少なくとも一方に
    配置され、前記カラム選択線に接続される少なくとも１
    つのカラムデコ−ダと、 ロウ方向の２つの端部のうちの一方に配置され、前記中
    ブロックの各々に１つずつ設けられ、前記ワ−ド線に接
    続される複数のロウデコ−ダと、 前記ロウ方向の２つの端部のうちの他方に配置され、前
    記中ブロックの各々に１つずつ設けられる複数のＤＱバ
    ッファと、 前記ロウ方向の２つの端部のうちの一方に配置され、前
    記複数ビットのデ−タの読み出し動作又は前記複数ビッ
    トのデ−タの書き込み動作を制御するセルアレイコント
    ロ−ラとから構成され、かつ、 前記複数のバンクの各々は、互いに独立して、前記複数
    ビットのデ−タの読み出し動作又は前記複数ビットのデ
    −タの書き込み動作を行うように構成されていることを
    特徴とする半導体メモリ。
  2. 【請求項２】 請求項１記載の半導体メモリにおいて、 前記複数のバンクの各々は、前記ロウ方向の２つの端部
    のうちの他方に配置されるバンク選択回路を備え、 前記バンク選択回路は、前記複数ビットのデ−タの読み
    出し動作又は前記複数ビットのデ−タの書き込み動作を
    実行するときに、前記複数のバンクのうちの１つのバン
    クを前記デ−タバスに接続し、残りのバンクを前記デ−
    タバスから切断することを特徴とする半導体メモリ。
  3. 【請求項３】 請求項１記載の半導体メモリにおいて、 前記複数のバンクは、前記ロウ方向に２つ、前記カラム
    方向に２つ、合計４つ存在していることを特徴とする半
    導体メモリ。
  4. 【請求項４】 請求項１記載の半導体メモリにおいて、 前記２つの小ブロックの間に配置され、前記ロウ方向に
    延長するＤＱ線対を備え、前記ＤＱ線対は、前記センス
    アンプと前記ＤＱバッファを互いに接続することを特徴
    とする半導体メモリ。
  5. 【請求項５】 請求項１記載の半導体メモリにおいて、 前記２つの小ブロックの間に配置され、前記カラム選択
    線に接続されるカラム選択スイッチを備えることを特徴
    とする半導体メモリ。
  6. 【請求項６】 請求項１記載の半導体メモリにおいて、 前記デ−タ入出力領域は、前記メモリチップの前記カラ
    ム方向の２つの端部のうちの一方に配置されていること
    を特徴とする半導体メモリ。
  7. 【請求項７】 請求項１記載の半導体メモリにおいて、 前記デ−タ入出力領域は、前記複数ビットのデ−タを同
    時に入出力するための複数のデ−タ入出力回路を有して
    いることを特徴とする半導体メモリ。
  8. 【請求項８】 請求項１記載の半導体メモリにおいて、 前記デ−タバスは、前記メモリチップの中央部におい
    て、前記カラム方向に延長し、前記複数のバンクは、前
    記デ−タバスの前記ロウ方向の両側に配置されているこ
    とを特徴とする半導体メモリ。
  9. 【請求項９】 請求項１記載の半導体メモリにおいて、 前記複数のバンクの各々が複数のカラムデコ−ダを有し
    ている場合、前記カラム選択線のうち互いに隣接する２
    つのカラム選択線は、それぞれ異なるカラムデコ−ダに
    より制御されることを特徴とする半導体メモリ。
  10. 【請求項１０】 請求項１記載の半導体メモリにおい
    て、 前記ロウデコ−ダは、前記２つの小ブロックのうちのい
    ずれか１つを選択し、かつ、その選択された小ブロック
    のワ−ド線のうちから１つのワ−ド線を選択することを
    特徴とする半導体メモリ。
  11. 【請求項１１】 メモリチップと、前記メモリチップ上
    に配置され、複数のサブバンクから構成される複数のメ
    インバンクと、前記メモリチップ上に配置され、複数ビ
    ットのデ−タの入出力を実行するためのデ−タ入出力領
    域と、前記複数のメインバンクを構成する全てのサブバ
    ンクのうち２つ以上のサブバンクに共通に設けられ、カ
    ラム方向に延長し、前記複数のメインバンクのサブバン
    クと前記デ−タ入出力領域の間における前記複数ビット
    のデ−タの経路となる複数のデ−タバスとを具備し、 前記複数のサブバンクの各々は、 メモリセルアレイから構成され、前記カラム方向に配置
    される２つの小ブロック、前記２つの小ブロックの間に
    配置されるセンスアンプ、及び、前記メモリセルアレイ
    上に配置されるワ−ド線、デ−タ線、カラム選択線を有
    し、前記カラム方向に配置される複数の中ブロックと、 前記カラム方向の２つの端部のうちの少なくとも一方に
    配置され、前記カラム選択線に接続される少なくとも１
    つのカラムデコ−ダと、 ロウ方向の２つの端部のうちの一方に配置され、前記中
    ブロックの各々に１つずつ設けられ、前記ワ−ド線に接
    続される複数のロウデコ−ダと、 前記ロウ方向の２つの端部のうちの他方に配置され、前
    記中ブロックの各々に１つずつ設けられる複数のＤＱバ
    ッファと、 前記ロウ方向の２つの端部のうちの一方に配置され、前
    記複数ビットのデ−タの読み出し動作又は前記複数ビッ
    トのデ−タの書き込み動作を制御するセルアレイコント
    ロ−ラとから構成され、かつ、 前記複数のサブバンクの各々は、互いに独立して、前記
    複数ビットのデ−タの読み出し動作又は前記複数ビット
    のデ−タの書き込み動作を行うように構成されているこ
    とを特徴とする半導体メモリ。
  12. 【請求項１２】 請求項１１記載の半導体メモリにおい
    て、 前記複数のサブバンクの各々は、前記ロウ方向の２つの
    端部のうちの他方に配置されるバンク選択回路を備え、 前記バンク選択回路は、前記複数ビットのデ−タの読み
    出し動作又は前記複数ビットのデ−タの書き込み動作を
    実行するときに、前記複数のメインバンクを構成する全
    てのサブバンクのうち２つ以上のサブバンクを選択し、
    この選択されたサブバンクを前記デ−タバスに接続し、
    選択されなかったサブバンクを前記デ−タバスから切断
    することを特徴とする半導体メモリ。
  13. 【請求項１３】 請求項１２記載の半導体メモリにおい
    て、 前記選択されたサブバンクにおいて入出力されるデ−タ
    は、それぞれ異なる前記デ−タバスを経由して、前記選
    択されたサブバンクと前記デ−タ入出力領域との間を行
    き来することを特徴とする半導体メモリ。
  14. 【請求項１４】 請求項１１記載の半導体メモリにおい
    て、 前記２つの小ブロックの間に配置され、前記ロウ方向に
    延長するＤＱ線対を備え、前記ＤＱ線対は、前記センス
    アンプと前記ＤＱバッファを互いに接続することを特徴
    とする半導体メモリ。
  15. 【請求項１５】 請求項１１記載の半導体メモリにおい
    て、 前記２つの小ブロックの間に配置され、前記カラム選択
    線に接続されるカラム選択スイッチを備えることを特徴
    とする半導体メモリ。
  16. 【請求項１６】 請求項１１記載の半導体メモリにおい
    て、 前記複数のメインバンクの各々を構成する前記複数のサ
    ブバンクの数がｎの場合、前記デ−タ入出力領域は、前
    記複数ビットのデ−タのｎ倍のデ−タを同時に入出力す
    るための複数のデ−タ入出力回路を有していることを特
    徴とする半導体メモリ。
  17. 【請求項１７】 請求項１１記載の半導体メモリにおい
    て、 前記複数のメインバンクの各々を構成する前記複数のサ
    ブバンクの各々が、複数のカラムデコ−ダを有している
    場合、前記カラム選択線のうち互いに隣接する２つのカ
    ラム選択線は、それぞれ異なるカラムデコ−ダにより制
    御されることを特徴とする半導体メモリ。
  18. 【請求項１８】 請求項１１記載の半導体メモリにおい
    て、 前記ロウデコ−ダは、前記２つの小ブロックのうちのい
    ずれか１つを選択し、かつ、その選択された小ブロック
    のワ−ド線のうちから１つのワ−ド線を選択することを
    特徴とする半導体メモリ。
  19. 【請求項１９】 請求項１１記載の半導体メモリにおい
    て、 前記デ−タ入出力領域は、前記メモリチップの中央部に
    おいて前記ロウ方向に長くなるように配置されているこ
    とを特徴とする半導体メモリ。
  20. 【請求項２０】 請求項１９記載の半導体メモリにおい
    て、 前記デ−タバスは、前記デ−タ入出力領域の前記カラム
    方向の両側において、それぞれ前記カラム方向に延長し
    ていることを特徴とする半導体メモリ。
  21. 【請求項２１】 請求項２０記載の半導体メモリにおい
    て、 前記複数のメインバンクを構成する前記複数のサブバン
    クは、前記デ−タバスの前記ロウ方向の両側に配置され
    ていることを特徴とする半導体メモリ。
  22. 【請求項２２】 請求項２１記載の半導体メモリにおい
    て、 前記複数のメインバンクを構成する前記複数のサブバン
    クは、前記ロウ方向に４つ、前記カラム方向に２つ、合
    計８つ存在していることを特徴とする半導体メモリ。
  23. 【請求項２３】 請求項１１記載の半導体メモリにおい
    て、 前記デ−タ入出力領域は、前記メモリチップの前記カラ
    ム方向の２つの端部のうちの一方に配置されていること
    を特徴とする半導体メモリ。
  24. 【請求項２４】 請求項２３記載の半導体メモリにおい
    て、 前記デ−タバスは、前記デ−タ入出力領域の前記カラム
    方向の１つの側において、それぞれ前記カラム方向に延
    長していることを特徴とする半導体メモリ。
  25. 【請求項２５】 請求項２４記載の半導体メモリにおい
    て、 前記複数のメインバンクを構成する前記複数のサブバン
    クは、前記デ−タバスの前記ロウ方向の両側に配置され
    ていることを特徴とする半導体メモリ。
  26. 【請求項２６】 請求項２５記載の半導体メモリにおい
    て、 前記複数のメインバンクを構成する前記複数のサブバン
    クは、前記ロウ方向に４つ、前記カラム方向に２つ、合
    計８つ存在していることを特徴とする半導体メモリ。
  27. 【請求項２７】 メモリチップと、前記メモリチップ上
    に配置される複数のバンクと、前記メモリチップ上に配
    置され、複数ビットのデ−タの入出力を実行するための
    デ−タ入出力領域と、前記複数のバンクに共通に設けら
    れ、ロウ方向に延長し、前記複数のバンクと前記デ−タ
    入出力領域の間における前記複数ビットのデ−タの経路
    となるデ−タバスとを具備し、 前記複数のバンクの各々は、 メモリセルアレイから構成され、カラム方向に配置され
    る２つの小ブロック、前記２つの小ブロックの間に配置
    されるセンスアンプ、及び、前記メモリセルアレイ上に
    配置されるワ−ド線、デ−タ線、カラム選択線を有し、
    前記カラム方向に配置される複数の中ブロックと、 前記カラム方向の２つの端部のうちの一方に配置され、
    前記カラム選択線に接続される少なくとも１つのカラム
    デコ−ダと、 前記ロウ方向の２つの端部のうちの一方に配置され、前
    記中ブロックの各々に１つずつ設けられ、前記ワ−ド線
    に接続される複数のロウデコ−ダと、 前記カラム方向の２つの端部のうちの他方に配置される
    ＤＱバッファと、 前記ロウ方向の２つの端部のうちの他方に配置され、前
    記複数ビットのデ−タの読み出し動作又は前記複数ビッ
    トのデ−タの書き込み動作を制御するセルアレイコント
    ロ−ラとから構成され、かつ、 前記複数のバンクの各々は、互いに独立して、前記複数
    ビットのデ−タの読み出し動作又は前記複数ビットのデ
    −タの書き込み動作を行うように構成されていることを
    特徴とする半導体メモリ。
  28. 【請求項２８】 請求項２７記載の半導体メモリにおい
    て、 前記複数のバンクの各々は、 前記中ブロックの各々を構成する前記２つの小ブロック
    の間に配置され、前記ロウ方向に延長し、前記センスア
    ンプに接続されるロ−カルＤＱ線対と、 前記中ブロック上において前記カラム方向に延長し、前
    記ロ−カルＤＱ線対と前記ＤＱバッファとを接続するグ
    ロ−バルＤＱ線対と備えることを特徴とする半導体メモ
    リ。
  29. 【請求項２９】 請求項２８記載の半導体メモリにおい
    て、 さらに、前記ロ−カルＤＱ線対と前記グロ−バルＤＱ線
    対の間に配置されるスイッチを備えることを特徴とする
    半導体メモリ。
  30. 【請求項３０】 請求項２９記載の半導体メモリにおい
    て、 前記スイッチは、ＮチャネルタイプＭＯＳトランジスタ
    から構成されることを特徴とする半導体メモリ。
  31. 【請求項３１】 請求項２７記載の半導体メモリにおい
    て、 前記複数のバンクの各々は、前記カラム方向の２つの端
    部のうちの他方に配置されるバンク選択回路を備え、 前記バンク選択回路は、前記複数ビットのデ−タの読み
    出し動作又は前記複数ビットのデ−タの書き込み動作を
    実行するときに、前記複数のバンクのうちの１つのバン
    クを前記デ−タバスに接続し、残りのバンクを前記デ−
    タバスから切断することを特徴とする半導体メモリ。
  32. 【請求項３２】 請求項２７記載の半導体メモリにおい
    て、 前記複数のバンクは、前記ロウ方向に２つ、前記カラム
    方向に２つ、合計４つ存在していることを特徴とする半
    導体メモリ。
  33. 【請求項３３】 請求項２７記載の半導体メモリにおい
    て、 前記２つの小ブロックの間に配置され、前記カラム選択
    線に接続されるカラム選択スイッチを備えることを特徴
    とする半導体メモリ。
  34. 【請求項３４】 請求項２７記載の半導体メモリにおい
    て、 前記デ−タ入出力領域は、前記メモリチップの前記ロウ
    方向の２つの端部のうちの一方に配置されていることを
    特徴とする半導体メモリ。
  35. 【請求項３５】 請求項２７記載の半導体メモリにおい
    て、 前記デ−タ入出力領域は、前記メモリチップの中央部に
    おいて前記カラム方向に延長して配置されていることを
    特徴とする半導体メモリ。
  36. 【請求項３６】 請求項２７記載の半導体メモリにおい
    て、 前記デ−タ入出力領域は、前記複数ビットのデ−タを同
    時に入出力するための複数のデ−タ入出力回路を有して
    いることを特徴とする半導体メモリ。
  37. 【請求項３７】 請求項２７記載の半導体メモリにおい
    て、 前記デ−タバスは、前記メモリチップの中央部におい
    て、前記ロウ方向に延長し、前記複数のバンクは、前記
    デ−タバスの前記カラム方向の両側に配置されているこ
    とを特徴とする半導体メモリ。
  38. 【請求項３８】 請求項２７記載の半導体メモリにおい
    て、 前記複数のバンクの各々が複数のカラムデコ−ダを有し
    ている場合、前記複数のカラムデコ−ダは、前記ロウ方
    向に配置され、前記複数のカラムデコ−ダが制御する前
    記カラム選択線のグル−プは、互いに完全に分割されて
    いることを特徴とする半導体メモリ。
  39. 【請求項３９】 請求項２７記載の半導体メモリにおい
    て、 前記ロウデコ−ダは、前記２つの小ブロックのうちのい
    ずれか１つを選択し、かつ、その選択された小ブロック
    のワ−ド線のうちから１つのワ−ド線を選択することを
    特徴とする半導体メモリ。
  40. 【請求項４０】 請求項２７記載の半導体メモリにおい
    て、 前記少なくとも１つのカラムデコ−ダは、前記カラム選
    択線のうちの１つのカラム選択線を選択する機能、及
    び、前記カラム選択線のうちの２つ以上のカラム選択線
    を選択する機能を備え、この２つの機能は、制御信号に
    より切り替えられることを特徴とする半導体メモリ。
  41. 【請求項４１】 メモリチップと、前記メモリチップ上
    に配置され、複数のサブバンクから構成される複数のメ
    インバンクと、前記メモリチップ上に配置され、複数ビ
    ットのデ−タの入出力を実行するためのデ−タ入出力領
    域と、前記複数のメインバンクを構成する全てのサブバ
    ンクのうち２つ以上のサブバンクに共通に設けられ、ロ
    ウ方向に延長し、前記複数のメインバンクのサブバンク
    と前記デ−タ入出力領域の間における前記複数ビットの
    デ−タの経路となる複数のデ−タバスとを具備し、 前記複数のサブバンクの各々は、 メモリセルアレイから構成され、カラム方向に配置され
    る２つの小ブロック、前記２つの小ブロックの間に配置
    されるセンスアンプ、及び、前記メモリセルアレイ上に
    配置されるワ−ド線、デ−タ線、カラム選択線を有し、
    カラム方向に配置される複数の中ブロックと、 前記カラム方向の２つの端部のうちの一方に配置され、
    前記カラム選択線に接続される少なくとも１つのカラム
    デコ−ダと、 前記ロウ方向の２つの端部のうちの一方に配置され、前
    記中ブロックの各々に１つずつ設けられ、前記ワ−ド線
    に接続される複数のロウデコ−ダと、 前記カラム方向の２つの端部のうちの他方に配置される
    ＤＱバッファと、 前記ロウ方向の２つの端部のうちの他方に配置され、前
    記複数ビットのデ−タの読み出し動作又は前記複数ビッ
    トのデ−タの書き込み動作を制御するセルアレイコント
    ロ−ラとから構成され、かつ、 前記複数のサブバンクの各々は、互いに独立して、前記
    複数ビットのデ−タの読み出し動作又は前記複数ビット
    のデ−タの書き込み動作を行うように構成されているこ
    とを特徴とする半導体メモリ。
  42. 【請求項４２】 請求項４１記載の半導体メモリにおい
    て、 前記複数のサブバンクｓの各々は、 前記中ブロックの各々を構成する前記２つの小ブロック
    の間に配置され、前記ロウ方向に延長し、前記センスア
    ンプに接続されるロ−カルＤＱ線対と、 前記中ブロック上において前記カラム方向に延長し、前
    記ロ−カルＤＱ線対と前記ＤＱバッファとを接続するグ
    ロ−バルＤＱ線対と備えることを特徴とする半導体メモ
    リ。
  43. 【請求項４３】 請求項４２記載の半導体メモリにおい
    て、 さらに、前記ロ−カルＤＱ線対と前記グロ−バルＤＱ線
    対の間に配置されるスイッチを備えることを特徴とする
    半導体メモリ。
  44. 【請求項４４】 請求項４３記載の半導体メモリにおい
    て、 前記スイッチは、ＮチャネルタイプＭＯＳトランジスタ
    から構成されることを特徴とする半導体メモリ。
  45. 【請求項４５】 請求項４１記載の半導体メモリにおい
    て、 前記複数のサブバンクの各々は、前記カラム方向の２つ
    の端部のうちの他方に配置されるバンク選択回路を備
    え、 前記バンク選択回路は、前記複数ビットのデ−タの読み
    出し動作又は前記複数ビットのデ−タの書き込み動作を
    実行するときに、前記複数のメインバンクを構成する全
    てのサブバンクのうち２つ以上のサブバンクを選択し、
    この選択されたサブバンクを前記デ−タバスに接続し、
    選択されなかったサブバンクを前記デ−タバスから切断
    することを特徴とする半導体メモリ。
  46. 【請求項４６】 請求項４５記載の半導体メモリにおい
    て、 前記選択されたサブバンクにおいて入出力されるデ−タ
    は、それぞれ異なる前記デ−タバスを経由して、前記選
    択されたサブバンクと前記デ−タ入出力領域との間を行
    き来することを特徴とする半導体メモリ。
  47. 【請求項４７】 請求項４１記載の半導体メモリにおい
    て、 前記２つの小ブロックの間に配置され、前記カラム選択
    線に接続されるカラム選択スイッチを備えることを特徴
    とする半導体メモリ。
  48. 【請求項４８】 請求項４１記載の半導体メモリにおい
    て、 前記複数のメインバンクの各々を構成する前記複数のサ
    ブバンクの数がｎの場合、前記デ−タ入出力領域は、前
    記複数ビットのデ−タのｎ倍のデ−タを同時に入出力す
    るための複数のデ−タ入出力回路を有していることを特
    徴とする半導体メモリ。
  49. 【請求項４９】 請求項４１記載の半導体メモリにおい
    て、 前記複数のメインバンクの各々を構成する前記複数のサ
    ブバンクの各々が、複数のカラムデコ−ダを有している
    場合、前記複数のカラムデコ−ダは、前記ロウ方向に配
    置され、前記複数のカラムデコ−ダが制御する前記カラ
    ム選択線のグル−プは、互いに完全に分割されているこ
    とを特徴とする半導体メモリ。
  50. 【請求項５０】 請求項４１記載の半導体メモリにおい
    て、 前記ロウデコ−ダは、前記２つの小ブロックのうちのい
    ずれか１つを選択し、かつ、その選択された小ブロック
    のワ−ド線のうちから１つのワ−ド線を選択することを
    特徴とする半導体メモリ。
  51. 【請求項５１】 請求項４１記載の半導体メモリにおい
    て、 前記デ−タ入出力領域は、前記メモリチップの中央部に
    おいて前記カラム方向に長くなるように配置されている
    ことを特徴とする半導体メモリ。
  52. 【請求項５２】 請求項５１記載の半導体メモリにおい
    て、 前記デ−タバスは、前記デ−タ入出力領域の前記ロウ方
    向の両側において、それぞれ前記ロウ方向に延長してい
    ることを特徴とする半導体メモリ。
  53. 【請求項５３】 請求項５２記載の半導体メモリにおい
    て、 前記複数のメインバンクを構成する前記複数のサブバン
    クは、前記デ−タバスの前記カラム方向の両側に配置さ
    れていることを特徴とする半導体メモリ。
  54. 【請求項５４】 請求項５３記載の半導体メモリにおい
    て、 前記複数のメインバンクを構成する前記複数のサブバン
    クは、前記ロウ方向に４つ、前記カラム方向に２つ、合
    計８つ存在していることを特徴とする半導体メモリ。
  55. 【請求項５５】 請求項４１記載の半導体メモリにおい
    て、 前記デ−タ入出力領域は、前記メモリチップの前記ロウ
    方向の２つの端部のうちの一方に配置されていることを
    特徴とする半導体メモリ。
  56. 【請求項５６】 請求項５５記載の半導体メモリにおい
    て、 前記デ−タバスは、前記デ−タ入出力領域の前記ロウ方
    向の１つの側において、それぞれ前記ロウ方向に延長し
    ていることを特徴とする半導体メモリ。
  57. 【請求項５７】 請求項５６記載の半導体メモリにおい
    て、 前記複数のメインバンクを構成する前記複数のサブバン
    クは、前記デ−タバスの前記カラム方向の両側に配置さ
    れていることを特徴とする半導体メモリ。
  58. 【請求項５８】 請求項５７記載の半導体メモリにおい
    て、 前記複数のメインバンクを構成する前記複数のサブバン
    クは、前記ロウ方向に４つ、前記カラム方向に２つ、合
    計８つ存在していることを特徴とする半導体メモリ。
  59. 【請求項５９】 メモリチップと、前記メモリチップ上
    に配置され、複数のサブバンクから構成される複数のメ
    インバンクと、前記メモリチップ上に配置され、複数ビ
    ットのデ−タの入出力を実行するための複数のデ−タ入
    出力領域と、前記複数のメインバンクを構成する全ての
    サブバンクのうち２つ以上のサブバンクに共通に設けら
    れ、ロウ方向に延長し、前記複数のメインバンクのサブ
    バンクと前記デ−タ入出力領域の間における前記複数ビ
    ットのデ−タの経路となる複数のデ−タバスとを具備
    し、 前記複数のサブバンクの各々は、 メモリセルアレイから構成され、カラム方向に配置され
    る２つの小ブロック、前記２つの小ブロックの間に配置
    されるセンスアンプ、及び、前記メモリセルアレイ上に
    配置されるワ−ド線、デ−タ線、カラム選択線を有し、
    カラム方向に配置される複数の中ブロックと、 前記カラム方向の２つの端部のうちの一方に配置され、
    前記カラム選択線に接続される少なくとも１つのカラム
    デコ−ダと、 前記ロウ方向の２つの端部のうちの一方に配置され、前
    記中ブロックの各々に１つずつ設けられ、前記ワ−ド線
    に接続される複数のロウデコ−ダと、 前記カラム方向の２つの端部のうちの他方に配置される
    ＤＱバッファと、 前記ロウ方向の２つの端部のうちの他方に配置され、前
    記複数ビットのデ−タの読み出し動作又は前記複数ビッ
    トのデ−タの書き込み動作を制御するセルアレイコント
    ロ−ラとから構成され、かつ、 前記複数のデ−タバスは、各々のデ−タ入出力領域の前
    記ロウ方向の両側にそれぞれ配置され、前記複数のメイ
    ンバンクを構成する前記複数のサブバンクは、各々のデ
    −タバスの前記カラム方向の両側に配置され、 前記複数のサブバンクの各々は、互いに独立して、前記
    複数ビットのデ−タの読み出し動作又は前記複数ビット
    のデ−タの書き込み動作を行うように構成されているこ
    とを特徴とする半導体メモリ。
  60. 【請求項６０】 請求項５９記載の半導体メモリにおい
    て、 前記複数のサブバンクの各々は、 前記中ブロックの各々を構成する前記２つの小ブロック
    の間に配置され、前記ロウ方向に延長し、前記センスア
    ンプに接続されるロ−カルＤＱ線対と、 前記中ブロック上において前記カラム方向に延長し、前
    記ロ−カルＤＱ線対と前記ＤＱバッファとを接続するグ
    ロ−バルＤＱ線対と備えることを特徴とする半導体メモ
    リ。
  61. 【請求項６１】 請求項６０記載の半導体メモリにおい
    て、 さらに、前記ロ−カルＤＱ線対と前記グロ−バルＤＱ線
    対の間に配置されるスイッチを備えることを特徴とする
    半導体メモリ。
  62. 【請求項６２】 請求項６１記載の半導体メモリにおい
    て、 前記スイッチは、ＮチャネルタイプＭＯＳトランジスタ
    から構成されることを特徴とする半導体メモリ。
  63. 【請求項６３】 請求項５９記載の半導体メモリにおい
    て、 前記複数のサブバンクの各々は、前記カラム方向の２つ
    の端部のうちの他方に配置されるバンク選択回路を備
    え、 前記バンク選択回路は、前記複数ビットのデ−タの読み
    出し動作又は前記複数ビットのデ−タの書き込み動作を
    実行するときに、前記複数のメインバンクを構成する全
    てのサブバンクのうち２つ以上のサブバンクを選択し、
    この選択されたサブバンクを前記デ−タバスに接続し、
    選択されなかったサブバンクを前記デ−タバスから切断
    することを特徴とする半導体メモリ。
  64. 【請求項６４】 請求項６３記載の半導体メモリにおい
    て、 前記選択されたサブバンクにおいて入出力されるデ−タ
    は、それぞれ異なる前記デ−タバスを経由して、前記選
    択されたサブバンクと前記デ−タ入出力領域との間を行
    き来することを特徴とする半導体メモリ。
  65. 【請求項６５】 請求項５９記載の半導体メモリにおい
    て、 前記２つの小ブロックの間に配置され、前記カラム選択
    線に接続されるカラム選択スイッチを備えることを特徴
    とする半導体メモリ。
  66. 【請求項６６】 請求項５９記載の半導体メモリにおい
    て、 前記複数のメインバンクの各々を構成する前記複数のサ
    ブバンクの数がｎの場合、前記デ−タ入出力領域の数
    は、ｎであり、前記デ−タ入出力領域の各々は、前記複
    数ビットのデ−タを同時に入出力するための複数のデ−
    タ入出力回路を有していることを特徴とする半導体メモ
    リ。
  67. 【請求項６７】 請求項５９記載の半導体メモリにおい
    て、 前記複数のメインバンクの各々を構成する前記複数のサ
    ブバンクの各々が、複数のカラムデコ−ダを有している
    場合、前記複数のカラムデコ−ダは、前記ロウ方向に配
    置され、前記複数のカラムデコ−ダが制御する前記カラ
    ム選択線のグル−プは、互いに完全に分割されているこ
    とを特徴とする半導体メモリ。
  68. 【請求項６８】 請求項５９記載の半導体メモリにおい
    て、 前記ロウデコ−ダは、前記２つの小ブロックのうちのい
    ずれか１つを選択し、かつ、その選択された小ブロック
    のワ−ド線のうちから１つのワ−ド線を選択することを
    特徴とする半導体メモリ。
  69. 【請求項６９】 請求項５９記載の半導体メモリにおい
    て、 前記複数のメインバンクを構成する前記複数のサブバン
    クは、前記ロウ方向に４つ、前記カラム方向に２つ、合
    計８つ存在していることを特徴とする半導体メモリ。
  70. 【請求項７０】 請求項５９記載の半導体メモリにおい
    て、 前記複数のメインバンクの各々は、外部クロックに同期
    して、前記複数ビットのデ−タの読み出し動作又は前記
    複数ビットのデ−タの書き込み動作を行うことを特徴と
    する半導体メモリ。
  71. 【請求項７１】 複数のブロックから構成されるメモリ
    セルアレイと、前記複数のブロックのうち少なくとも１
    つのブロック内のメモリセルに同時にデ−タを書き込む
    ブロックライト手段と、前記少なくとも１つのブロック
    に書き込むデ−タを予め保持しておくレジスタとを備え
    る半導体メモリをテストするためのテスト回路におい
    て、 テストモ−ド時において、前記メモリセルアレイのメモ
    リセルに前記レジスタのデ−タを書き込み、かつ、前記
    メモリセルのデ−タを読み出すためのテストモ−ド書き
    込み・読み出し手段と、 前記レジスタに保持されたデ−タと前記テストモ−ド書
    き込み・読み出し手段により前記メモリセルから読み出
    されたデ−タとを比較し、その比較結果に基づいて前記
    半導体メモリの良否を判定し、その良否の結果を示すデ
    −タを出力する比較手段と、 前記比較手段から出力されるデ−タを前記半導体メモリ
    の外部に出力するためのテスト用出力回路とを具備する
    ことを特徴とするテスト回路。
  72. 【請求項７２】 複数のブロックから構成されるメモリ
    セルアレイと、前記複数のブロックのうちｎ（ｎは、２
    以上の自然数）のブロック内のメモリセルに同時にｎビ
    ットのデ−タを書き込むブロックライト手段と、前記ｎ
    のブロックに書き込む前記ｎビットのデ−タを予め保持
    しておくレジスタとを備える半導体メモリをテストする
    ためのテスト回路において、 テストモ−ド時において、前記メモリセルアレイのメモ
    リセルに同時に前記レジスタに保持された前記ｎビット
    のデ−タを書き込み、かつ、前記メモリセルの前記ｎビ
    ットのデ−タを読み出すためのテストモ−ド書き込み・
    読み出し手段と、 前記レジスタに保持された前記ｎビットのデ−タと前記
    テストモ−ド書き込み・読み出し手段により前記メモリ
    セルから読み出された前記ｎビットのデ−タとを比較
    し、その比較結果に基づいて前記半導体メモリの良否を
    判定し、その良否の結果を示す１ビットのデ−タを出力
    する比較手段と、 前記比較手段から出力される前記１ビットのデ−タを前
    記半導体メモリの外部に出力するためのテスト用出力回
    路とを具備することを特徴とするテスト回路。
  73. 【請求項７３】 請求項７２記載のテスト回路におい
    て、 前記比較手段における前記比較結果を示すｎビットのデ
    −タを保持するラッチ手段と、前記良否の結果が不良で
    ある場合に、前記ラッチ手段のｎビットのデ−タを順次
    前記テスト用出力回路に与える切り替え手段とを備える
    ことを特徴とするテスト回路。
  74. 【請求項７４】 請求項７２記載のテスト回路におい
    て、 前記半導体メモリは、ｎビットのデ−タの入出力を同時
    に行えるｎビットタイプの半導体メモリであり、前記半
    導体メモリは、通常動作モ−ド時に使用されるｎ個の出
    力パッドを有し、前記テスト用出力回路は、前記ｎ個の
    出力パッドのうちの１つの出力パッドに接続されている
    ことを特徴とするテスト回路。
  75. 【請求項７５】 カラム方向に延長して配置される複数
    のブロックを有し、各々のブロックは、マトリックス状
    に配置される複数のスイッチから構成されるスイッチア
    レイと、前記スイッチアレイのロウ方向の端部に隣接し
    て配置され、前記スイッチアレイのロウを選択するロウ
    デコ−ダと、前記スイッチアレイのカラム方向の端部に
    隣接して配置され、前記ロウ方向に延長するロ−カルＤ
    Ｑ線と、前記スイッチアレイの複数のスイッチに接続さ
    れ、デ−タを前記ロ−カルＤＱ線に導くデ−タ線とから
    構成され、かつ、 前記複数のブロック上において前記カラム方向に延長し
    て配置され、一端が前記ロ−カルＤＱ線に接続されるグ
    ロ−バルＤＱ線と、 前記複数のブロックの前記カラム方向の端部に隣接して
    配置され、前記複数のブロックの前記スイッチアレイの
    カラムを選択するカラムデコ−ダと、 前記複数のブロックの前記カラム方向の端部に隣接して
    配置され、前記グロ−バルＤＱ線の他端に接続され、デ
    −タの入出力を実行するデ−タ入出力回路とを有するこ
    とを特徴とするデ−タ転送システム。
  76. 【請求項７６】 請求項７５記載のデ−タ転送システム
    において、 前記スイッチアレイ上に配置されるカラム選択線を備え
    ることを特徴とするデ−タ転送システム。
  77. 【請求項７７】 請求項７６記載のデ−タ転送システム
    において、 前記スイッチアレイの端部に隣接して配置されるカラム
    選択スイッチを備え、前記カラム選択スイッチは、前記
    カラム選択線に接続されることを特徴とするデ−タ転送
    システム。
  78. 【請求項７８】 請求項７５記載のデ−タ転送システム
    において、 前記スイッチアレイの端部に隣接して配置されるレジス
    タを備え、前記レジスタは、前記デ−タ線と前記ロ−カ
    ルＤＱ線の間に接続されることを特徴とするデ−タ転送
    システム。
  79. 【請求項７９】 請求項７５記載のデ−タ転送システム
    において、 前記デ−タ入出力回路は、同時に複数ビットのデ−タの
    入出力を行うことを特徴とするデ−タ転送システム。
  80. 【請求項８０】 メモリチップと、前記メモリチップ上
    に配置される複数のバンクと、前記メモリチップ上に配
    置され、クロック信号に同期して複数ビットのデ−タの
    入出力を実行するためのデ−タ入出力領域と、前記複数
    のバンクに共通に設けられ、カラム方向に延長し、前記
    複数のバンクと前記デ−タ入出力領域の間における前記
    複数ビットのデ−タの経路となるデ−タバスと、前記ク
    ロック信号を生成するＣＰＵチップと、前記メモリチッ
    プと前記ＣＰＵチップを互いに接続するＩ／Ｏバスとを
    具備し、 前記複数のバンクの各々は、 メモリセルアレイから構成され、前記カラム方向に配置
    される２つの小ブロック、前記２つの小ブロックの間に
    配置されるセンスアンプ、及び、前記メモリセルアレイ
    上に配置されるワ−ド線、デ−タ線、カラム選択線を有
    し、前記カラム方向に配置される複数の中ブロックと、 前記カラム方向の２つの端部のうちの少なくとも一方に
    配置され、前記カラム選択線に接続される少なくとも１
    つのカラムデコ−ダと、 ロウ方向の２つの端部のうちの一方に配置され、前記中
    ブロックの各々に１つずつ設けられ、前記ワ−ド線に接
    続される複数のロウデコ−ダと、 前記ロウ方向の２つの端部のうちの他方に配置され、前
    記中ブロックの各々に１つずつ設けられる複数のＤＱバ
    ッファと、 前記ロウ方向の２つの端部のうちの一方に配置され、前
    記複数ビットのデ−タの読み出し動作又は前記複数ビッ
    トのデ−タの書き込み動作を制御するセルアレイコント
    ロ−ラとから構成され、かつ、 前記複数のバンクの各々は、互いに独立して、前記複数
    ビットのデ−タの読み出し動作又は前記複数ビットのデ
    −タの書き込み動作を行うように構成されていることを
    特徴とするメモリシステム。
  81. 【請求項８１】 メモリチップと、前記メモリチップ上
    に配置され、複数のサブバンクから構成される複数のメ
    インバンクと、前記メモリチップ上に配置され、クロッ
    ク信号に同期して複数ビットのデ−タの入出力を実行す
    るためのデ−タ入出力領域と、前記複数のメインバンク
    を構成する全てのサブバンクのうち２つ以上のサブバン
    クに共通に設けられ、カラム方向に延長し、前記複数の
    メインバンクのサブバンクと前記デ−タ入出力領域の間
    における前記複数ビットのデ−タの経路となる複数のデ
    −タバスと、前記クロック信号を生成するＣＰＵチップ
    と、前記メモリチップと前記ＣＰＵチップを互いに接続
    するＩ／Ｏバスとを具備し、 前記複数のサブバンクの各々は、 メモリセルアレイから構成され、前記カラム方向に配置
    される２つの小ブロック、前記２つの小ブロックの間に
    配置されるセンスアンプ、及び、前記メモリセルアレイ
    上に配置されるワ−ド線、デ−タ線、カラム選択線を有
    し、前記カラム方向に配置される複数の中ブロックと、 前記カラム方向の２つの端部のうちの少なくとも一方に
    配置され、前記カラム選択線に接続される少なくとも１
    つのカラムデコ−ダと、 ロウ方向の２つの端部のうちの一方に配置され、前記中
    ブロックの各々に１つずつ設けられ、前記ワ−ド線に接
    続される複数のロウデコ−ダと、 前記ロウ方向の２つの端部のうちの他方に配置され、前
    記中ブロックの各々に１つずつ設けられる複数のＤＱバ
    ッファと、 前記ロウ方向の２つの端部のうちの一方に配置され、前
    記複数ビットのデ−タの読み出し動作又は前記複数ビッ
    トのデ−タの書き込み動作を制御するセルアレイコント
    ロ−ラとから構成され、かつ、 前記複数のサブバンクの各々は、互いに独立して、前記
    複数ビットのデ−タの読み出し動作又は前記複数ビット
    のデ−タの書き込み動作を行うように構成されているこ
    とを特徴とするメモリシステム。
  82. 【請求項８２】 メモリチップと、前記メモリチップ上
    に配置される複数のバンクと、前記メモリチップ上に配
    置され、クロック信号に同期して複数ビットのデ−タの
    入出力を実行するためのデ−タ入出力領域と、前記複数
    のバンクに共通に設けられ、ロウ方向に延長し、前記複
    数のバンクと前記デ−タ入出力領域の間における前記複
    数ビットのデ−タの経路となるデ−タバスと、前記クロ
    ック信号を生成するＣＰＵチップと、前記メモリチップ
    と前記ＣＰＵチップを互いに接続するＩ／Ｏバスとを具
    備し、 前記複数のバンクの各々は、 メモリセルアレイから構成され、カラム方向に配置され
    る２つの小ブロック、前記２つの小ブロックの間に配置
    されるセンスアンプ、及び、前記メモリセルアレイ上に
    配置されるワ−ド線、デ−タ線、カラム選択線を有し、
    前記カラム方向に配置される複数の中ブロックと、 前記カラム方向の２つの端部のうちの一方に配置され、
    前記カラム選択線に接続される少なくとも１つのカラム
    デコ−ダと、 前記ロウ方向の２つの端部のうちの一方に配置され、前
    記中ブロックの各々に１つずつ設けられ、前記ワ−ド線
    に接続される複数のロウデコ−ダと、 前記カラム方向の２つの端部のうちの他方に配置される
    ＤＱバッファと、 前記ロウ方向の２つの端部のうちの他方に配置され、前
    記複数ビットのデ−タの読み出し動作又は前記複数ビッ
    トのデ−タの書き込み動作を制御するセルアレイコント
    ロ−ラとから構成され、かつ、 前記複数のバンクの各々は、互いに独立して、前記複数
    ビットのデ−タの読み出し動作又は前記複数ビットのデ
    −タの書き込み動作を行うように構成されていることを
    特徴とするメモリシステム。
  83. 【請求項８３】 メモリチップと、前記メモリチップ上
    に配置され、複数のサブバンクから構成される複数のメ
    インバンクと、前記メモリチップ上に配置され、クロッ
    ク信号に同期して複数ビットのデ−タの入出力を実行す
    るためのデ−タ入出力領域と、前記複数のメインバンク
    を構成する全てのサブバンクのうち２つ以上のサブバン
    クに共通に設けられ、ロウ方向に延長し、前記複数のメ
    インバンクのサブバンクと前記デ−タ入出力領域の間に
    おける前記複数ビットのデ−タの経路となる複数のデ−
    タバスと、前記クロック信号を生成するＣＰＵチップ
    と、前記メモリチップと前記ＣＰＵチップを互いに接続
    するＩ／Ｏバスとを具備し、 前記複数のサブバンクの各々は、 メモリセルアレイから構成され、カラム方向に配置され
    る２つの小ブロック、前記２つの小ブロックの間に配置
    されるセンスアンプ、及び、前記メモリセルアレイ上に
    配置されるワ−ド線、デ−タ線、カラム選択線を有し、
    カラム方向に配置される複数の中ブロックと、 前記カラム方向の２つの端部のうちの一方に配置され、
    前記カラム選択線に接続される少なくとも１つのカラム
    デコ−ダと、 前記ロウ方向の２つの端部のうちの一方に配置され、前
    記中ブロックの各々に１つずつ設けられ、前記ワ−ド線
    に接続される複数のロウデコ−ダと、 前記カラム方向の２つの端部のうちの他方に配置される
    ＤＱバッファと、 前記ロウ方向の２つの端部のうちの他方に配置され、前
    記複数ビットのデ−タの読み出し動作又は前記複数ビッ
    トのデ−タの書き込み動作を制御するセルアレイコント
    ロ−ラとから構成され、かつ、 前記複数のサブバンクの各々は、互いに独立して、前記
    複数ビットのデ−タの読み出し動作又は前記複数ビット
    のデ−タの書き込み動作を行うように構成されているこ
    とを特徴とするメモリシステム。
  84. 【請求項８４】 メモリチップと、前記メモリチップ上
    に配置され、複数のサブバンクから構成される複数のメ
    インバンクと、前記メモリチップ上に配置され、クロッ
    ク信号に同期して複数ビットのデ−タの入出力を実行す
    るための複数のデ−タ入出力領域と、前記複数のメイン
    バンクを構成する全てのサブバンクのうち２つ以上のサ
    ブバンクに共通に設けられ、ロウ方向に延長し、前記複
    数のメインバンクのサブバンクと前記デ−タ入出力領域
    の間における前記複数ビットのデ−タの経路となる複数
    のデ−タバスと、前記クロック信号を生成するＣＰＵチ
    ップと、前記メモリチップと前記ＣＰＵチップを互いに
    接続するＩ／Ｏバスとを具備し、 前記複数のサブバンクの各々は、 メモリセルアレイから構成され、カラム方向に配置され
    る２つの小ブロック、前記２つの小ブロックの間に配置
    されるセンスアンプ、及び、前記メモリセルアレイ上に
    配置されるワ−ド線、デ−タ線、カラム選択線を有し、
    カラム方向に配置される複数の中ブロックと、 前記カラム方向の２つの端部のうちの一方に配置され、
    前記カラム選択線に接続される少なくとも１つのカラム
    デコ−ダと、 前記ロウ方向の２つの端部のうちの一方に配置され、前
    記中ブロックの各々に１つずつ設けられ、前記ワ−ド線
    に接続される複数のロウデコ−ダと、 前記カラム方向の２つの端部のうちの他方に配置される
    ＤＱバッファと、 前記ロウ方向の２つの端部のうちの他方に配置され、前
    記複数ビットのデ−タの読み出し動作又は前記複数ビッ
    トのデ−タの書き込み動作を制御するセルアレイコント
    ロ−ラとから構成され、かつ、 前記複数のデ−タバスは、各々のデ−タ入出力領域の前
    記ロウ方向の両側にそれぞれ配置され、前記複数のメイ
    ンバンクを構成する前記複数のサブバンクは、各々のデ
    −タバスの前記カラム方向の両側に配置され、 前記複数のサブバンクの各々は、互いに独立して、前記
    複数ビットのデ−タの読み出し動作又は前記複数ビット
    のデ−タの書き込み動作を行うように構成されているこ
    とを特徴とするメモリシステム。
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