JPH03123202A - 電界効果トランジスタ - Google Patents

電界効果トランジスタ

Info

Publication number
JPH03123202A
JPH03123202A JP1261330A JP26133089A JPH03123202A JP H03123202 A JPH03123202 A JP H03123202A JP 1261330 A JP1261330 A JP 1261330A JP 26133089 A JP26133089 A JP 26133089A JP H03123202 A JPH03123202 A JP H03123202A
Authority
JP
Japan
Prior art keywords
base
cap
input
chip
effect transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP1261330A
Other languages
English (en)
Inventor
Akira Kumagai
亮 熊谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP1261330A priority Critical patent/JPH03123202A/ja
Publication of JPH03123202A publication Critical patent/JPH03123202A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/541—Dispositions of bond wires
    • H10W72/5445—Dispositions of bond wires being orthogonal to a side surface of the chip, e.g. parallel arrangements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/551—Materials of bond wires
    • H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
    • H10W72/5522—Materials of bond wires comprising metals or metalloids, e.g. silver comprising gold [Au]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/753—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between laterally-adjacent chips

Landscapes

  • Junction Field-Effect Transistors (AREA)
  • Waveguides (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロ周波数帯域にて、動作するショット
キバリア接合型の砒化ガリウム電界効果トランジスタ（
以下ＧａＡｓ　　ＭＥＳ　ＦＥＴと称す）チップを整合
回路の形成されたパッケージ内に収納してなる電界効果
トランジスタに関する。
〔従来の技術〕
第３図は従来のこの種の電界効果トランジスタ（ＦＥＴ
）の斜視断面図である。第２図において、パッケージ基
体ｌの上部凹所は中央に設けられた長方形台により左右
２箇所の凹所に２分され、長方形台上にはＭＥＳ）ラン
ジスタチップ２が固着されている。また、左右の凹所に
は、入力側と出力側の整合回路力？上面にそれぞれ形成
された誘電体、例えばアルミナ（Ａｕｔｏｓ）基板３，
４が取付けられ、基板上の入力側整合回路とチップ２の
入力電極および出力側整合回路とチップ２の出力電極と
の間はＡｕ線５で接続後パッケージ基体１の上部開口は
金属平板のキャップ９で蓋をされている。
〔発明が解決しようとする課題〕
上述の従来の５０Ω内部整合回路を必要とするＧａＡｓ
　ＭＥＳ　ＦＥＴに於いては、以下に述べるような問題
点がある。すなわち、整合回路を構成する入力側、出力
側夫々のアルミナ等の誘電体基板上に設けられたマイク
ロストリップ伝送線路では、伝搬する電磁波は、誘電体
と、自由空間に跨って伝搬している。特に周波数が高く
なると、基板から放射される自由空間への電磁界が増加
し、必然的に入力側、出力側それぞれに設けたアルミナ
基板マイクロストリップ伝送線路（整合回路）から放射
される電磁界も増加し、パッケージ内の自由空間内で、
干渉し合ってしまう。従って、ＧａＡｓ　　ＭＥＳ　Ｆ
ＥＴの入出力回路のアイソレーションの悪化が生じ、超
高周波数帯における整合状態に影響を与え、特性低下と
して現われてくる。
〔課題を解決するための手段〕
本発明は、従来の欠点を補うべく、パッケージ基体の上
部開口に蓋をするキャップ下面を整合回路の形成されて
いる誘電体基板に近すけ、かつ、前記キャップの下面に
電波吸収体を貼り付けるとともに、入出力回路を遮断す
る凸出壁を設けている。
〔実施例〕
つぎに本発明を実施例により説明する。
第１図は本発明の一実施例の斜視断簡図である。
第１図において、パッケージ基体１の凹所には中央部を
横切る台を有し、この台上にＭＥＳ　ＦＥＴチップ２が
固着され、台により左右二つに分かれている凹所に取付
けられているアルミナ基板３と４の上に形成されている
整合回路と、チップ上の入力および出力の電極との間は
Ａｕ線５により接続後、パッケージ基体１の上部開口は
キャップ６により蓋をされていることは、第３図の従来
例と同様である。但しキャップ６は、第２図（ａ）　、
　（ｂ）　。
（ｃ）の正面図、下面図、側面図に示すように、無酸素
銅から作られ、金メツキされたキャップ６が蓋をし呑≠
た場合、ＦＥＴチップ２上面に接近して横方向に伸びて
いる凸出壁７をキャップ６の下面に有している。また、
凸出壁７０両側の平坦面には、パッケージ基体ｌの整合
回路に接近してこれを覆う電波吸収体８が貼り付けられ
ている。
〔発明の効果〕
以上説明したように本発明は、キャップ下面をアルミナ
等の誘電体基板に近すけ、前記キャップの下面導体部に
電波吸収体を形成する事により、誘電体基板上のマイク
ロストリップ伝送線路（整合回路）から放射される極少
空間への電磁波を吸収し、また、入出力回路を遮断する
凸出壁を設けた事により、入出力回路相互のアイソレー
ションを保証出来、１５ＧＨｚ帯以上の超高周波数帯に
於いて、ロスの少ない安定した５０Ω内部整合ＧａＡｓ
　ＭＥＳ　ＦＥＴを提供する事が可能となる。
【図面の簡単な説明】
第１図は本発明の一実施例の斜視断面図、第２図（ａ）
　、　（ｂ）　、　（ｃ）は第１図のキャップの正面図
、下面図、側面図、第３図は従来の砒化ガリウム電界効
果トランジスタの斜視断面図である。 １・・・・・・パッケージ基体、２・・・・・・ＧａＡ
ｓＭＥＳＦＥＴチップ、３，４・・・・・・アルミナ基
板、５・・・・・・Ａｕ線、６，９・・・・・・キャッ
プ、７・・・・・・凸出壁、８・・・・・・電波吸収体
。

Claims (1)

    【特許請求の範囲】
  1. 入出力の整合回路を有するパッケージ基体内に砒化ガリ
    ウム電界効果トランジスタチップが固着されてなる電界
    効果トランジスタにおいて、前記パッケージ基体の上部
    開口に蓋をする良導体からなるキャップの下面には電波
    吸収体が貼り付けられていると共に、前記入力と出力の
    整合回路間の結合を遮断するように凸出した凸出壁を有
    することを特徴とする電界効果トランジスタ。
JP1261330A 1989-10-06 1989-10-06 電界効果トランジスタ Pending JPH03123202A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP1261330A JPH03123202A (ja) 1989-10-06 1989-10-06 電界効果トランジスタ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1261330A JPH03123202A (ja) 1989-10-06 1989-10-06 電界効果トランジスタ

Publications (1)

Publication Number Publication Date
JPH03123202A true JPH03123202A (ja) 1991-05-27

Family

ID=17360316

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1261330A Pending JPH03123202A (ja) 1989-10-06 1989-10-06 電界効果トランジスタ

Country Status (1)

Country Link
JP (1) JPH03123202A (ja)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5640263A (en) * 1979-09-11 1981-04-16 Nec Corp Package for semiconductor element
JPS61177751A (ja) * 1985-01-31 1986-08-09 Fujitsu Ltd マイクロ波増幅装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5640263A (en) * 1979-09-11 1981-04-16 Nec Corp Package for semiconductor element
JPS61177751A (ja) * 1985-01-31 1986-08-09 Fujitsu Ltd マイクロ波増幅装置

Similar Documents

Publication Publication Date Title
JP3487639B2 (ja) 半導体装置
JP2605502B2 (ja) パッケージ
US5376909A (en) Device packaging
US5109270A (en) High frequency semiconductor device
JP4081284B2 (ja) 高周波集積回路モジュール
KR20180131986A (ko) 집적된 고조파 종단 특징부를 갖는 반도체 패키지
CA2230419C (en) Planar dielectric integrated circuit
US6628183B2 (en) Micro-electro mechanical system having single anchor
JPH10294401A (ja) パッケージ及び半導体装置
JPH03123202A (ja) 電界効果トランジスタ
KR900001246B1 (ko) 반도체장치
US6646521B1 (en) Connection for conducting high frequency signal between a circuit and a discrete electric component
KR100267816B1 (ko) 고주파반도체장치
US5161000A (en) High-frequency thick-film semiconductor circuit
JP2740294B2 (ja) 高周波半導体用容器
JP5181424B2 (ja) 高出力増幅器
JPS6255721B2 (ja)
JPH0817291B2 (ja) マイクロ波回路
JPH04326201A (ja) 半導体装置
JPS6255722B2 (ja)
JP3450721B2 (ja) 半導体装置
JPH0362602A (ja) 半導体装置
JPH04330804A (ja) 半導体装置
JPS6256684B2 (ja)
JPS6325711B2 (ja)