JPH0362602A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0362602A JPH0362602A JP19821789A JP19821789A JPH0362602A JP H0362602 A JPH0362602 A JP H0362602A JP 19821789 A JP19821789 A JP 19821789A JP 19821789 A JP19821789 A JP 19821789A JP H0362602 A JPH0362602 A JP H0362602A
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Links
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- 230000000694 effects Effects 0.000 description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は超高周波帯で動作する半導体装置に利用され、
特に、高出力ＧａＡｓＭｆＥＳＦ８Ｔ （ＧａＡｓ シ
ョットキ接合型電界効果トランジスタ）および高出力バ
イブリッドＩＣに関する。
特に、高出力ＧａＡｓＭｆＥＳＦ８Ｔ （ＧａＡｓ シ
ョットキ接合型電界効果トランジスタ）および高出力バ
イブリッドＩＣに関する。
本発明は、パッケージ上に二つの半導体チップを搭載し
並列動作を行わせる高周波高出力用の半導体装置におい
て、 前記二つの半導体チップを中心線が重ならないよう互い
に離れた位置に搭載し、かつ、入力側整金回路および出
力側整合回路を、それぞれ入力側子および出力端子に対
する両半導体チップ間の位相差が、信号の波長をλｇと
してλｇ／４および−λｇ／４になるように設けること
により、寸法の大きな半導体チップの搭載を可能とし、
高出力特性の向上を図ったものである。
並列動作を行わせる高周波高出力用の半導体装置におい
て、 前記二つの半導体チップを中心線が重ならないよう互い
に離れた位置に搭載し、かつ、入力側整金回路および出
力側整合回路を、それぞれ入力側子および出力端子に対
する両半導体チップ間の位相差が、信号の波長をλｇと
してλｇ／４および−λｇ／４になるように設けること
により、寸法の大きな半導体チップの搭載を可能とし、
高出力特性の向上を図ったものである。
従来、高出力ＧａＡｓＭＥＳＦＥＴおよび高出力バイブ
リッドＩＣの終端部においては、素子の高出力化を図る
ため、第３図に示すように、２個のＧａＡｓＭＥＳＦＥ
Ｔチップを並列動作させる構成をとる。この場合、２個
のＦＥＴチップ４ａおよび４ｂは半導体チップを搭載す
るパッケージ１の入力側子６もしくは出力端子７から同
位相すなわち同一寸法の位置に置かれていた。なお、第
３図において、２および３はそれぞれ３１０２基板上に
形成されたストリップ線からなる５０Ωの入力側整合回
路および出力側整合回路である。
リッドＩＣの終端部においては、素子の高出力化を図る
ため、第３図に示すように、２個のＧａＡｓＭＥＳＦＥ
Ｔチップを並列動作させる構成をとる。この場合、２個
のＦＥＴチップ４ａおよび４ｂは半導体チップを搭載す
るパッケージ１の入力側子６もしくは出力端子７から同
位相すなわち同一寸法の位置に置かれていた。なお、第
３図において、２および３はそれぞれ３１０２基板上に
形成されたストリップ線からなる５０Ωの入力側整合回
路および出力側整合回路である。
前述した従来の半導体装置の構成においては、一つのＦ
ＥＴチップ４ａまたは４ｂの横幅寸法は、第３図に示す
ように、パッケージ１の幅のＡが限界となる。
ＥＴチップ４ａまたは４ｂの横幅寸法は、第３図に示す
ように、パッケージ１の幅のＡが限界となる。
従って、素子の高出力化を図るため個々のＧａＡｓＭＥ
ＳＦＥＴのゲート幅を増加させるにつれて大型なパッケ
ージが必要となる。パッケージのＴＥＩＩＯモードの共
振周波数ｆ、は、パッケージ内寸の横幅をａ１マイクロ
波伝送方向幅をｂとした場合、で決定されるため、パッ
ケージを大型化するにつれ、使用可能周波数が低下して
くる。ａ＝９．５ｍｍ。
ＳＦＥＴのゲート幅を増加させるにつれて大型なパッケ
ージが必要となる。パッケージのＴＥＩＩＯモードの共
振周波数ｆ、は、パッケージ内寸の横幅をａ１マイクロ
波伝送方向幅をｂとした場合、で決定されるため、パッ
ケージを大型化するにつれ、使用可能周波数が低下して
くる。ａ＝９．５ｍｍ。
ｂ＝８．９［［１Ｉ１１のパッケージにおいては、安全
率３０％を見込むとｆ ｒ ’１６．５ＧＨｚとなり、
半導体搭載時の組立難易性まで考慮した場合、Ｋｕ帯で
使用可能な本パッケージでも、ゲート幅４ｍｍ以上のＧ
ａＡｓＭＥＳＦＥＴチップの搭載は不可能となり、素子
の高出力化に限界を生じる問題点があった。
率３０％を見込むとｆ ｒ ’１６．５ＧＨｚとなり、
半導体搭載時の組立難易性まで考慮した場合、Ｋｕ帯で
使用可能な本パッケージでも、ゲート幅４ｍｍ以上のＧ
ａＡｓＭＥＳＦＥＴチップの搭載は不可能となり、素子
の高出力化に限界を生じる問題点があった。
本発明の目的は、前記の問題点を解消することにより、
小形なパッケージを用いて高出力が得られる半導体装置
を提供することにある。
小形なパッケージを用いて高出力が得られる半導体装置
を提供することにある。
本発明は、入力側子および出力端子を有するパッケージ
と、このパッケージ上に搭載された二つの半導体チップ
と、これら二つの半導体チップの入力側および出力側と
前記入力側子および出力端子との間にそれぞれ設けられ
た入力側整合回路および出力側整合回路とを備えた半導
体装置において、二つの前記半導体チップはそれぞれ前
記入力側子および前記出力端子からの距離が異なる位置
に搭載され、かつ、前記入力側整合回路および前記出力
側整合回路は、それぞれ前記入力側子および前記出力端
子に対する前記二つの半導体チップ間の位相差が、信号
波長をλｇとしてλｇ／４および−λｇ／４であるよう
に設けられたことを特徴とする。
と、このパッケージ上に搭載された二つの半導体チップ
と、これら二つの半導体チップの入力側および出力側と
前記入力側子および出力端子との間にそれぞれ設けられ
た入力側整合回路および出力側整合回路とを備えた半導
体装置において、二つの前記半導体チップはそれぞれ前
記入力側子および前記出力端子からの距離が異なる位置
に搭載され、かつ、前記入力側整合回路および前記出力
側整合回路は、それぞれ前記入力側子および前記出力端
子に対する前記二つの半導体チップ間の位相差が、信号
波長をλｇとしてλｇ／４および−λｇ／４であるよう
に設けられたことを特徴とする。
半導体チップは入力側子および出力端子からの距離が互
いに異なる位置、すなわち両半導体チップの中心線がず
れて互いに離れて搭載されるので、パッケージの幅寸法
のＡ以上のゲート幅のＦＥＴチップを搭載できる。かつ
、入力側整合回路および出力側整合回路での両チップの
位相差はλｇ／４および−λｇ／４であるので、入出力
側整合回路で生じた位相差は相殺され、整合条件を満足
するよう設定されるので、高周波特性を十分に維持しつ
つ出力を増すことができる。
いに異なる位置、すなわち両半導体チップの中心線がず
れて互いに離れて搭載されるので、パッケージの幅寸法
のＡ以上のゲート幅のＦＥＴチップを搭載できる。かつ
、入力側整合回路および出力側整合回路での両チップの
位相差はλｇ／４および−λｇ／４であるので、入出力
側整合回路で生じた位相差は相殺され、整合条件を満足
するよう設定されるので、高周波特性を十分に維持しつ
つ出力を増すことができる。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の要部を示す平面図で、パッ
ケージ内部の部品配置を示す。また、第２図はその等価
回路図である。
ケージ内部の部品配置を示す。また、第２図はその等価
回路図である。
本実施例は、入力側子６および出力端子７を有するアル
ミナ基板からなるパッケージ１と、このパッケージ１上
に搭載された二つの半導体チップとしてのＧａＡｓＭＩ
ＥＳＦＢＴからなるＦＥＴチップ５ａおよび５ｂと、Ｆ
ＥＴチップ５ａおよび５ｂの入力側および出力側と入力
側子６および出力端子７との間のアルミナ基板上にスト
リップ線路として、それぞれ設けられた入力側整合回路
２ａおよび出力側整合回路３ａとを備えた半導体装置に
おいて、本発明の特徴とするところの、ＦＥＴチップ５
ａおよび５ｂはそれぞれ入力側子６および出力端子７か
らの距離が異なる位置、すなわち、両チップの間隔がｌ
になるように搭載され、かつ、入力側整合回路２ａおよ
び出力側整合回路３ａは、それぞれ入力側子６および出
力端子７に対するＦＥＴチップ５ａと５ｂ間の位相差が
、信号の波長をλｇとしてλｇ／４および一λｇ／４で
あるように設けられる。
ミナ基板からなるパッケージ１と、このパッケージ１上
に搭載された二つの半導体チップとしてのＧａＡｓＭＩ
ＥＳＦＢＴからなるＦＥＴチップ５ａおよび５ｂと、Ｆ
ＥＴチップ５ａおよび５ｂの入力側および出力側と入力
側子６および出力端子７との間のアルミナ基板上にスト
リップ線路として、それぞれ設けられた入力側整合回路
２ａおよび出力側整合回路３ａとを備えた半導体装置に
おいて、本発明の特徴とするところの、ＦＥＴチップ５
ａおよび５ｂはそれぞれ入力側子６および出力端子７か
らの距離が異なる位置、すなわち、両チップの間隔がｌ
になるように搭載され、かつ、入力側整合回路２ａおよ
び出力側整合回路３ａは、それぞれ入力側子６および出
力端子７に対するＦＥＴチップ５ａと５ｂ間の位相差が
、信号の波長をλｇとしてλｇ／４および一λｇ／４で
あるように設けられる。
次に、第２図を用いて本実施例の動作について説明する
。ＦＥＴチップ５ａと５ｂ間の位相差が入力側でλｇ／
４、出力側で−λｇ／４になるよう位置させることによ
り、ＦＥＴチップ５ａおよび５ｂの入力側で反射された
波は第２図Ａ点でλｇ／２の位相差を生じるため互いに
相殺され、ＦＥＴチップ５ａおよび５ｂの整合状態によ
らず素子外部から見たインピーダンスは良好なリターン
ロスを得ることが可能となる。しかも、ＦＥＴチップ５
ａおよび５ｂはそのゲート幅がパッケージ１の幅寸法の
２よりも大きいものを搭載でき、寸法の小さいパッケー
ジを用いて高周波高出力の半導体装置を得ることができ
る。
。ＦＥＴチップ５ａと５ｂ間の位相差が入力側でλｇ／
４、出力側で−λｇ／４になるよう位置させることによ
り、ＦＥＴチップ５ａおよび５ｂの入力側で反射された
波は第２図Ａ点でλｇ／２の位相差を生じるため互いに
相殺され、ＦＥＴチップ５ａおよび５ｂの整合状態によ
らず素子外部から見たインピーダンスは良好なリターン
ロスを得ることが可能となる。しかも、ＦＥＴチップ５
ａおよび５ｂはそのゲート幅がパッケージ１の幅寸法の
２よりも大きいものを搭載でき、寸法の小さいパッケー
ジを用いて高周波高出力の半導体装置を得ることができ
る。
以上説明したように、本発明によれば、高い周波数まで
使用可能な小形な半導体用パッケージを用いた高周波高
出力半導体装置を実現することができ、その効果は大で
ある。
使用可能な小形な半導体用パッケージを用いた高周波高
出力半導体装置を実現することができ、その効果は大で
ある。
第１図は本発明の一実施例を示す平面図。
第２図はその等価回路図。
第３０図は従来例を示す平面図。
１・・・パッケージ、２．２ａ・・・入力側整合回路、
３．３ａ−出力側整合回路、４ａ、４ｂ、５ａ、５ｂ・
・・ＦＥＴチップ、６・・・入力側子、７・・・出力端
子。 １：パ・ノγ−ン ２ｑ：入１′Ｊ使ｊ堅合口巧 ３ｑ：出ｎ燭整合Ｂ路 ５ａ、５ｂ：ＦＥＴ＋７プ ６：入ねＳ−＋ ７：出月堝吾 １：バ・ノブーン ２；人肉イ則髭合日暦 ３：出力）則竪合日斉５ ４ａ、４ｂ： Ｆ Ｅ Ｔ ’ｒ、ｉプロ：λ力堝千 ７：出力隔子 従ｉ！−例の溝底 旨 ３ 図
３．３ａ−出力側整合回路、４ａ、４ｂ、５ａ、５ｂ・
・・ＦＥＴチップ、６・・・入力側子、７・・・出力端
子。 １：パ・ノγ−ン ２ｑ：入１′Ｊ使ｊ堅合口巧 ３ｑ：出ｎ燭整合Ｂ路 ５ａ、５ｂ：ＦＥＴ＋７プ ６：入ねＳ−＋ ７：出月堝吾 １：バ・ノブーン ２；人肉イ則髭合日暦 ３：出力）則竪合日斉５ ４ａ、４ｂ： Ｆ Ｅ Ｔ ’ｒ、ｉプロ：λ力堝千 ７：出力隔子 従ｉ！−例の溝底 旨 ３ 図
Claims (1)
- １．入力端子および出力端子を有するパッケージと、 このパッケージ上に搭載された二つの半導体チップと、 これら二つの半導体チップの入力側および出力側と前記
入力端子および出力端子との間にそれぞれ設けられた入
力側整合回路および出力側整合回路と を備えた半導体装置において、 二つの前記半導体チップはそれぞれ前記入力端子および
前記出力端子からの距離が異なる位置に搭載され、 かつ、前記入力側整合回路および前記出力側整合回路は
、それぞれ前記入力端子および前記出力端子に対する前
記二つの半導体チップ間の位相差が、信号の波長をλｇ
として λｇ／４ および −λｇ／４ であるように設けられた ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19821789A JPH0362602A (ja) | 1989-07-31 | 1989-07-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19821789A JPH0362602A (ja) | 1989-07-31 | 1989-07-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0362602A true JPH0362602A (ja) | 1991-03-18 |
Family
ID=16387447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19821789A Pending JPH0362602A (ja) | 1989-07-31 | 1989-07-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0362602A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10749491B2 (en) | 2015-06-24 | 2020-08-18 | Epcos Ag | Inductive component for a bus bar |
-
1989
- 1989-07-31 JP JP19821789A patent/JPH0362602A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10749491B2 (en) | 2015-06-24 | 2020-08-18 | Epcos Ag | Inductive component for a bus bar |
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