JPH031232A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH031232A JPH031232A JP13540689A JP13540689A JPH031232A JP H031232 A JPH031232 A JP H031232A JP 13540689 A JP13540689 A JP 13540689A JP 13540689 A JP13540689 A JP 13540689A JP H031232 A JPH031232 A JP H031232A
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- JP
- Japan
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- instruction
- address
- fetch
- unit
- instructions
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は情報を並列に処理する情報処理装置に関する
ものである。
ものである。
従来、この種の装置として第２図に示すようなものがあ
った。この第２図はＣａｒｌ Ｄｏｂｂｓ、 Ｐａｕｌ
Ｒｅｅｄ ａｎｄ Ｔｏｍｍｙ Ｎｇ著：Ｓｕｐｅｒｃ
ｏｍｐｕｔｉｎｇ ｏｎ Ｃｈｉｐ。
った。この第２図はＣａｒｌ Ｄｏｂｂｓ、 Ｐａｕｌ
Ｒｅｅｄ ａｎｄ Ｔｏｍｍｙ Ｎｇ著：Ｓｕｐｅｒｃ
ｏｍｐｕｔｉｎｇ ｏｎ Ｃｈｉｐ。
ＶＬＳＩ ＳＹＳＴＥＭＳ ＤＥＳＩＧＮ Ｖｏｌ、
ＩＸ、Ｎｏ、５．Ｍａｙ １９８８．ｐｐ２４−３３
に示された構成に基づくもので、図において、２０１は
整数演算や論理演算などを行う整数ユニット、２０２は
浮動小数点演算などを行う浮動小数点ユニット、２０３
はメモリ （命令キャッシュ）とレジスタファイル間で
データの読み出し又は書き込み処理を行うデータユニッ
ト、２０４は上記演算に必要な情報などを格納するレジ
スタファイル、２０５はレジスタ競合の検出と回避を行
うスコアボード、２０６は命令のフェッチ、復号そして
機能ユニットへのデータ転送を行う命令フェッチユニッ
ト、２０７は内部バス、２０８は命令フェッチユニット
２０６と命令キャッシュ２１０間で命令のメモリアドレ
スのやり取りをするアドレスバス、２０９は命令フェッ
チユニット２０６と命令キャッシュ２１０間で命令のや
り取りをするデータバスである。
ＩＸ、Ｎｏ、５．Ｍａｙ １９８８．ｐｐ２４−３３
に示された構成に基づくもので、図において、２０１は
整数演算や論理演算などを行う整数ユニット、２０２は
浮動小数点演算などを行う浮動小数点ユニット、２０３
はメモリ （命令キャッシュ）とレジスタファイル間で
データの読み出し又は書き込み処理を行うデータユニッ
ト、２０４は上記演算に必要な情報などを格納するレジ
スタファイル、２０５はレジスタ競合の検出と回避を行
うスコアボード、２０６は命令のフェッチ、復号そして
機能ユニットへのデータ転送を行う命令フェッチユニッ
ト、２０７は内部バス、２０８は命令フェッチユニット
２０６と命令キャッシュ２１０間で命令のメモリアドレ
スのやり取りをするアドレスバス、２０９は命令フェッ
チユニット２０６と命令キャッシュ２１０間で命令のや
り取りをするデータバスである。
次に動作について説明する。命令フェッチユニット２０
６は命令のフェッチ、復号、転送の３つのステージにパ
イプライン化されていて、次に実行する命令のメモリア
ドレスをアドレスバス２０８を使って命令キャッシュ２
１０に伝え、メモリアドレスを受け取った命令キャッシ
ュ２１０はデータバス２０９を使ってメモリアドレスに
対応する命令を命令フェッチユニット２０６に渡す。
６は命令のフェッチ、復号、転送の３つのステージにパ
イプライン化されていて、次に実行する命令のメモリア
ドレスをアドレスバス２０８を使って命令キャッシュ２
１０に伝え、メモリアドレスを受け取った命令キャッシ
ュ２１０はデータバス２０９を使ってメモリアドレスに
対応する命令を命令フェッチユニット２０６に渡す。
命令フェッチユニット２０６は１クロツクでフェッチを
完了した後、命令を復号ステージに渡す。
完了した後、命令を復号ステージに渡す。
復号ステージで命令を部分的に復号し、演算に必要なオ
ペランドを命令に対応する機能ユニットにレジスタファ
イル２０４からブリフェッチしてあげるためにスコアボ
ード２０５にレジスタ要求を出す。レジスタファイル２
０４の各レジスタはスコアボード・ビットを持っていて
、そのスコアボード・ビットはそのレジスタがストール
されている時はセットされ、データ操作が完了したらク
リアされる。命令フェッチユニット２０６からレジスタ
要求を受け取ったスコアボード２０５はスコアボード・
ビットを調べ、クリア状態である場合だけ命令フェッチ
ユニット２０６に利用可能のシグナルを送る。スコアボ
ード２０５から利用可能のシグナルを受けた命令フェッ
チユニット２０６パイプラインステージを持ち、ブリフ
ェッチされたオペランドを用いて命令を実行する。
ペランドを命令に対応する機能ユニットにレジスタファ
イル２０４からブリフェッチしてあげるためにスコアボ
ード２０５にレジスタ要求を出す。レジスタファイル２
０４の各レジスタはスコアボード・ビットを持っていて
、そのスコアボード・ビットはそのレジスタがストール
されている時はセットされ、データ操作が完了したらク
リアされる。命令フェッチユニット２０６からレジスタ
要求を受け取ったスコアボード２０５はスコアボード・
ビットを調べ、クリア状態である場合だけ命令フェッチ
ユニット２０６に利用可能のシグナルを送る。スコアボ
ード２０５から利用可能のシグナルを受けた命令フェッ
チユニット２０６パイプラインステージを持ち、ブリフ
ェッチされたオペランドを用いて命令を実行する。
従来の７膚表処理装置は以上のように構成されているの
で、命令フェッチユニットは１クロフタで１つの命令し
か復号することができないために、１クロツクで高々１
つの演算結果しか得られず、これ以上には処理速度を向
上できないという問題点があった。
で、命令フェッチユニットは１クロフタで１つの命令し
か復号することができないために、１クロツクで高々１
つの演算結果しか得られず、これ以上には処理速度を向
上できないという問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、命令を効率良くフェッチし、処理速度の向上
を図れる情報処理装置を提供することを目的とする。
たもので、命令を効率良くフェッチし、処理速度の向上
を図れる情報処理装置を提供することを目的とする。
この発明に係る情報処理装置は、命令を同時にフェッチ
する２つの命令フェッチユニット１０１゜１０２を有し
これらの命令フェッチユニット１０１．１０２間の優先
度に従って並列又はシーケンシャルに処理を行う処理部
１０３と、この処理部１０３で実行する命令のメモリア
ドレスＮを受け取りＮ番地の命令と（Ｎ＋１）番地の命
令を同時に処理部１０３に転送する機能を有した命令キ
ャッシュ１０４とを備えたことを特徴とするものである
。
する２つの命令フェッチユニット１０１゜１０２を有し
これらの命令フェッチユニット１０１．１０２間の優先
度に従って並列又はシーケンシャルに処理を行う処理部
１０３と、この処理部１０３で実行する命令のメモリア
ドレスＮを受け取りＮ番地の命令と（Ｎ＋１）番地の命
令を同時に処理部１０３に転送する機能を有した命令キ
ャッシュ１０４とを備えたことを特徴とするものである
。
処理部１０３は、命令フェッチユニット１０１゜１０２
により命令キャッシュ１０４から転送さてきたＮ番地の
命令と（Ｎ＋１）番地の命令を同時にフェッチし、優先
度に従ってそれらの命令を並列又はシーケンシャルに処
理する。命令キャッシュ１０４はＮ番地の命令と（Ｎ＋
１）番地の命令を同時に処理部１０３に転送する。
により命令キャッシュ１０４から転送さてきたＮ番地の
命令と（Ｎ＋１）番地の命令を同時にフェッチし、優先
度に従ってそれらの命令を並列又はシーケンシャルに処
理する。命令キャッシュ１０４はＮ番地の命令と（Ｎ＋
１）番地の命令を同時に処理部１０３に転送する。
第１図はこの発明に係る情報処理装置の要部構成を示す
ブロック図である。図において、１０３は命令を同時に
フェッチする２つの命令フェッチユニット１０１，１０
２を有しこれらの命令フェッチユニット間１０１，１０
２間の優先度に従って並列又はシケンシャルに処理を行
う処理部である。命令フェッチユニット１０１は命令の
番地が偶数であるか奇数であるかに関わらず、常にＮ番
地（Ｎ＝０．１． ・・・）の命令を処理し、命令フ
ェッチユニット１０２は（Ｎ＋１）番地の命令を処理す
る。１０４は処理部１０３で実行する命令のメモリアド
レスＮを受け取りＮ番地の命令と（Ｎ＋１）番地の命令
を同時に処理部１０３に転送する機能を有した命令キャ
ッシュである。
ブロック図である。図において、１０３は命令を同時に
フェッチする２つの命令フェッチユニット１０１，１０
２を有しこれらの命令フェッチユニット間１０１，１０
２間の優先度に従って並列又はシケンシャルに処理を行
う処理部である。命令フェッチユニット１０１は命令の
番地が偶数であるか奇数であるかに関わらず、常にＮ番
地（Ｎ＝０．１． ・・・）の命令を処理し、命令フ
ェッチユニット１０２は（Ｎ＋１）番地の命令を処理す
る。１０４は処理部１０３で実行する命令のメモリアド
レスＮを受け取りＮ番地の命令と（Ｎ＋１）番地の命令
を同時に処理部１０３に転送する機能を有した命令キャ
ッシュである。
１０５は命令キャッシュ１０４が処理部１０３から要求
されたＮ番地の命令と（Ｎ＋１）番地の命令を同時に転
送する例えば３２ビツトのデータバスである。２０８は
処理部１０３が命令キャッシュ１０４のアドルスを指定
するためのアドレスバスである。
されたＮ番地の命令と（Ｎ＋１）番地の命令を同時に転
送する例えば３２ビツトのデータバスである。２０８は
処理部１０３が命令キャッシュ１０４のアドルスを指定
するためのアドレスバスである。
次に動作について説明する。処理部１０３は、次に実行
する命令のメモリアドレスＮが命令フェッチユニット１
０１又は命令フエツチュニソト１０２で決定されると、
そのメモリアドレスＮをアドレスバス２０８を使って命
令キャッシュ１０４に知らせる。命令のメモリアドレス
Ｎを受け取った命令キャッシュ１０４は、命令キャッシ
ュ１０４内のメモリアドレスを比較して一致するものが
あれば、Ｎ番地の命令と（Ｎ＋１）番地の命令を同時に
２本のデータバス１０５を使って処理部１０３に転送す
る。メモリアドレスが一致するものがなければ、図示し
ないメインメモリをアクセスする。処理部１０３は、命
令キャッシュ１０４から送られている２つの命令のうち
Ｎ番地の命令を命令フェッチユニット１０１に、（Ｎ＋
１）番地の命令を命令フェッチユニット１０２にフェッ
チさせ、２つの命令を命令フェッチユニット間の優先度
に従って並列又はシーケンシャルに実行する。
する命令のメモリアドレスＮが命令フェッチユニット１
０１又は命令フエツチュニソト１０２で決定されると、
そのメモリアドレスＮをアドレスバス２０８を使って命
令キャッシュ１０４に知らせる。命令のメモリアドレス
Ｎを受け取った命令キャッシュ１０４は、命令キャッシ
ュ１０４内のメモリアドレスを比較して一致するものが
あれば、Ｎ番地の命令と（Ｎ＋１）番地の命令を同時に
２本のデータバス１０５を使って処理部１０３に転送す
る。メモリアドレスが一致するものがなければ、図示し
ないメインメモリをアクセスする。処理部１０３は、命
令キャッシュ１０４から送られている２つの命令のうち
Ｎ番地の命令を命令フェッチユニット１０１に、（Ｎ＋
１）番地の命令を命令フェッチユニット１０２にフェッ
チさせ、２つの命令を命令フェッチユニット間の優先度
に従って並列又はシーケンシャルに実行する。
〔発明の効果］
以上のように本発明によれば、命令キャッシュにおいて
処理部から要求されたメモリアドレスＮに対応してＮ番
地の命令と（Ｎ＋１）番地の命令を同時に転送し、処理
部内において２つの命令フェッチユニットで命令を同時
にフェッチし、優先度に従って並列又はシーケンシャル
に処理するように構成したので、命令のアドレスが偶数
であるか奇数であるかに関わらず、命令が効率良（フェ
ッチでき、したがって処理速度が向上するという効果が
得られる。
処理部から要求されたメモリアドレスＮに対応してＮ番
地の命令と（Ｎ＋１）番地の命令を同時に転送し、処理
部内において２つの命令フェッチユニットで命令を同時
にフェッチし、優先度に従って並列又はシーケンシャル
に処理するように構成したので、命令のアドレスが偶数
であるか奇数であるかに関わらず、命令が効率良（フェ
ッチでき、したがって処理速度が向上するという効果が
得られる。
第１図はこの発明の一実施例に係る情報処理装置の要部
構成を示すブロック図、第２図は従来の情報処理装置の
要部構成を示すブロック図である。
構成を示すブロック図、第２図は従来の情報処理装置の
要部構成を示すブロック図である。
Claims (1)
- 複数の命令を並列に処理する情報処理装置において、命
令を同時にフェッチする２つの命令フェッチユニットを
有し、これらの命令フェッチユニット間の優先度に従っ
て並列又はシーケンシャルに処理を行う処理部と、この
処理部で実行する命令のメモリアドレスＮを受け取りＮ
番地の命令と（Ｎ＋１）番地の命令を同時に処理部に転
送する機能を有した命令キャッシュとを備えたことを特
徴とする情報処理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13540689A JPH031232A (ja) | 1989-05-29 | 1989-05-29 | 情報処理装置 |
| US07/478,196 US5226166A (en) | 1989-02-10 | 1990-02-12 | Parallel operation processor with second command unit |
| US08/076,023 US5293500A (en) | 1989-02-10 | 1993-05-27 | Parallel processing method and apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13540689A JPH031232A (ja) | 1989-05-29 | 1989-05-29 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH031232A true JPH031232A (ja) | 1991-01-07 |
Family
ID=15150982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13540689A Pending JPH031232A (ja) | 1989-02-10 | 1989-05-29 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH031232A (ja) |
-
1989
- 1989-05-29 JP JP13540689A patent/JPH031232A/ja active Pending
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