JPH0312396B2 - - Google Patents
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- Publication number
- JPH0312396B2 JPH0312396B2 JP58219016A JP21901683A JPH0312396B2 JP H0312396 B2 JPH0312396 B2 JP H0312396B2 JP 58219016 A JP58219016 A JP 58219016A JP 21901683 A JP21901683 A JP 21901683A JP H0312396 B2 JPH0312396 B2 JP H0312396B2
- Authority
- JP
- Japan
- Prior art keywords
- level
- control signal
- circuit
- node
- mostq
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
- H03K5/05—Shaping pulses by increasing duration; by decreasing duration by the use of clock signals or other time reference signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
- H03K2005/00195—Layout of the delay element using FET's
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、読出し信号に応じて動作を行なう出
力回路と、この出力回路を活性化する駆動回路を
備える半導体出力回路に関する。
力回路と、この出力回路を活性化する駆動回路を
備える半導体出力回路に関する。
以下の説明はすべて絶縁ゲート型電界効果トラ
ンジスタのうち代表的なMOSトランジスタ（以
下、MOSTという。）を用い、かつＮチヤネル
MOSTで行ない高レベルが論理“１”レベルで
あり、低レベルが論理“０”レベルであるとす
る。
ンジスタのうち代表的なMOSトランジスタ（以
下、MOSTという。）を用い、かつＮチヤネル
MOSTで行ない高レベルが論理“１”レベルで
あり、低レベルが論理“０”レベルであるとす
る。
近年超LSI技術を用いた半導体回路デバイスは
高密度化が進むと同時に高速化の方向にも向つて
いる。例えば、その代表例であるMOSダイナミ
ツクランダムアクセスメモリでは64kビツトから
256kビツトの時代に入り、同時にアクセスタイ
ムは150nsから120ns、100nsへと性能を向上させ
ている。半導体デバイスを用いて装置を設計する
場合、アクセスタイムと同時に、サイクルタイム
の速いデバイスが、その装置の性能を決定する場
合が多い。メモリ素子を例にとれば、サイクルタ
イムを速くできるということは、一定時間内に読
出し、書込み等を数多く処理できることになる。
メモリ素子のビツトあたりのコストが下つてき
て、最近メモリ素子を画像処理に用いる場合が急
激に増加している。この場合にはCRTのドツト
レイトに対応したサイクルタイムがメモリ素子に
要求されている。このような用途のメモリ素子は
アクセスタイムよりも、読出し、書込みのための
データレイトと読出しデータの有効幅の方がより
重要な点となつている。
高密度化が進むと同時に高速化の方向にも向つて
いる。例えば、その代表例であるMOSダイナミ
ツクランダムアクセスメモリでは64kビツトから
256kビツトの時代に入り、同時にアクセスタイ
ムは150nsから120ns、100nsへと性能を向上させ
ている。半導体デバイスを用いて装置を設計する
場合、アクセスタイムと同時に、サイクルタイム
の速いデバイスが、その装置の性能を決定する場
合が多い。メモリ素子を例にとれば、サイクルタ
イムを速くできるということは、一定時間内に読
出し、書込み等を数多く処理できることになる。
メモリ素子のビツトあたりのコストが下つてき
て、最近メモリ素子を画像処理に用いる場合が急
激に増加している。この場合にはCRTのドツト
レイトに対応したサイクルタイムがメモリ素子に
要求されている。このような用途のメモリ素子は
アクセスタイムよりも、読出し、書込みのための
データレイトと読出しデータの有効幅の方がより
重要な点となつている。
第１図は従来の半導体出力回路の一例の出力回
路を示す回路図、第２図は同じく駆動回路を示す
回路図である。そして、第３図及び第４図はそれ
ぞれ第１図及び第２図の動作タイミング図であ
る。
路を示す回路図、第２図は同じく駆動回路を示す
回路図である。そして、第３図及び第４図はそれ
ぞれ第１図及び第２図の動作タイミング図であ
る。
始めに、第１図、第３図により出力回路の動作
を説明する。外部制御信号の“１”レベルから
“０”レベルへの変化により内部回路が活性化し、
その後にデータバスラインＩ／Ｏ、に読出
しデータに応じた“１”レベル、“０”レベルが
発生する。駆動信号φ1は外部制御信号よりφ5，
φ6等の内部制御信号より作られ、データバスラ
インＩ／Ｏ、に差信号が現われると同時に
“１”レベルに活性化する。データアウトの駆動
用MOSTQ1，Q2のゲートはプリチヤージ信号1
により充電されており、データバスラインＩ／
Ｏ、の入力用MOSTQ3，Q4のインピーダ
ンスに応じて節点N1、N2の一方が“１”レベ
ル、他方が“０”レベルとなる。これにより出力
用MOSTQ5，Q6の一方側がオンとなり出力Dout
１を“０”レベルあるいは“１”レベルに固定す
る。外部制御信号の立下りからこの出力データ
Dout１のレベルの決定までがアクセスタイムと
呼ばれるパラメーターである。この出力データ
Dout１は外部制御信号が“０”レベルから
“１”レベルに変化して、これによりプリチヤー
ジ信号1が立上り、節点N1、N2が“０”レベル
になることによりフローテイング状態になる。従
つて出力データDout１の有効幅は出力データ
Dout１のレベルが決定してから出力データDout
１がフローテイング状態になるまでの時間で決ま
り、システム側はこの出力データDout１の有効
幅の間にストローブを発生させて出力データ
Dout１を取り込むことになる。
を説明する。外部制御信号の“１”レベルから
“０”レベルへの変化により内部回路が活性化し、
その後にデータバスラインＩ／Ｏ、に読出
しデータに応じた“１”レベル、“０”レベルが
発生する。駆動信号φ1は外部制御信号よりφ5，
φ6等の内部制御信号より作られ、データバスラ
インＩ／Ｏ、に差信号が現われると同時に
“１”レベルに活性化する。データアウトの駆動
用MOSTQ1，Q2のゲートはプリチヤージ信号1
により充電されており、データバスラインＩ／
Ｏ、の入力用MOSTQ3，Q4のインピーダ
ンスに応じて節点N1、N2の一方が“１”レベ
ル、他方が“０”レベルとなる。これにより出力
用MOSTQ5，Q6の一方側がオンとなり出力Dout
１を“０”レベルあるいは“１”レベルに固定す
る。外部制御信号の立下りからこの出力データ
Dout１のレベルの決定までがアクセスタイムと
呼ばれるパラメーターである。この出力データ
Dout１は外部制御信号が“０”レベルから
“１”レベルに変化して、これによりプリチヤー
ジ信号1が立上り、節点N1、N2が“０”レベル
になることによりフローテイング状態になる。従
つて出力データDout１の有効幅は出力データ
Dout１のレベルが決定してから出力データDout
１がフローテイング状態になるまでの時間で決ま
り、システム側はこの出力データDout１の有効
幅の間にストローブを発生させて出力データ
Dout１を取り込むことになる。
ところで、このように制御する駆動信号は第２
図に示す回路で、第４図に示す動作タイミングに
より発生されている。すなわち、外部制御信号
を遅延回路B1あるいは遅延回路B1，B2を通して
所定の遅延をさせた内部制御信号φ5（5）あるい
はφ6（6）を入力とする駆動信号発生回路１０に
より駆動信号φ1が作られる。
図に示す回路で、第４図に示す動作タイミングに
より発生されている。すなわち、外部制御信号
を遅延回路B1あるいは遅延回路B1，B2を通して
所定の遅延をさせた内部制御信号φ5（5）あるい
はφ6（6）を入力とする駆動信号発生回路１０に
より駆動信号φ1が作られる。
時刻t0において内部制御信号φ6の立上りによ
り、節点N11はVDD−VT（VDDは電源電圧、VTは
MOSTのしきい値電圧である。）に充電され、こ
れによりMOSTQ14がオンして節点N12の“１”
レベルを放電し始める（時刻t1）。節年N13が
MOSTQ15によりVDD−VT近くに充電された時に
節点N12が“０”レベルに放電を始めるように
MOSTQ11〜Q14で構成される遅延部の遅延時間
を調整する。時刻t2において節点N12が“０”レ
ベルになると、MOSTQ17，Q19がオフして
MOSTQ16により充電され節点N14は“１”レベ
ルとなる。同時にコンデンサCB1によるブートス
トラツプ効果により節点N13がVDD以上に持ち上
げられ、出力である駆動信号φ1はVDDレベルまで
持ち上ることにより“１”レベルへの変化を完了
する。
り、節点N11はVDD−VT（VDDは電源電圧、VTは
MOSTのしきい値電圧である。）に充電され、こ
れによりMOSTQ14がオンして節点N12の“１”
レベルを放電し始める（時刻t1）。節年N13が
MOSTQ15によりVDD−VT近くに充電された時に
節点N12が“０”レベルに放電を始めるように
MOSTQ11〜Q14で構成される遅延部の遅延時間
を調整する。時刻t2において節点N12が“０”レ
ベルになると、MOSTQ17，Q19がオフして
MOSTQ16により充電され節点N14は“１”レベ
ルとなる。同時にコンデンサCB1によるブートス
トラツプ効果により節点N13がVDD以上に持ち上
げられ、出力である駆動信号φ1はVDDレベルまで
持ち上ることにより“１”レベルへの変化を完了
する。
次に、時刻t3において、内部制御信号φ6の立下
り、内部制御信号6の立上りでの変化により、
節点N13はMOSTQ15を介して内部制御信号φ6
“０”レベルに放電し、節点N11はMOSTQ12によ
り放電しそれぞれ“０”レベルに、節点N12は
MOSTQ13によりVDD−VTに充電され、その結果
として節点N14及び駆動信号φ1は“０”レベルへ
の変化が起こる。
り、内部制御信号6の立上りでの変化により、
節点N13はMOSTQ15を介して内部制御信号φ6
“０”レベルに放電し、節点N11はMOSTQ12によ
り放電しそれぞれ“０”レベルに、節点N12は
MOSTQ13によりVDD−VTに充電され、その結果
として節点N14及び駆動信号φ1は“０”レベルへ
の変化が起こる。
すなわち、この駆動信号発生回路１０により作
られる駆動信号φ1は、外部制御信号の変化に
対応して第３図に示したタイミングで変化するこ
とになる。
られる駆動信号φ1は、外部制御信号の変化に
対応して第３図に示したタイミングで変化するこ
とになる。
なお、第２図において、I1，I2はインバータ回
路で、それぞれ内部制御信号6及びプリチヤー
ジ信号1を作るためのものである。
路で、それぞれ内部制御信号6及びプリチヤー
ジ信号1を作るためのものである。
従来の半導体出力回路は、上記の構成となつて
いるので、一定時間内に得られるデータ量を増や
すために、サイクルタイム（外部制御信号の周
期）を短かくすると、出力データの有効幅はサイ
クルタイムに応じて短かくなつてくる。これは出
力データの有効幅が外部制御信号の活性化幅つ
まり“０”レベルの幅に依存するためである。従
つて高速化を行ない、サイクルタイムが速くなる
につれて、出力データの有効幅が短かくなり、こ
のことはシステム側でのストロープ発生の時間の
余裕が少なくなり装置全体でのマージンを狭くす
る可能性があること、また外部制御信号の立下
り点との間の出力回路の活性化時間としているた
め、外部制御信号の“０”レベルの幅と“１”
レベルの幅の比が変化することにより出力データ
の有効幅も変化し、“０”レベルが極端に短かく
なると出力データの有効幅はほとんどなくなるこ
とがあることなどの欠点がある。
いるので、一定時間内に得られるデータ量を増や
すために、サイクルタイム（外部制御信号の周
期）を短かくすると、出力データの有効幅はサイ
クルタイムに応じて短かくなつてくる。これは出
力データの有効幅が外部制御信号の活性化幅つ
まり“０”レベルの幅に依存するためである。従
つて高速化を行ない、サイクルタイムが速くなる
につれて、出力データの有効幅が短かくなり、こ
のことはシステム側でのストロープ発生の時間の
余裕が少なくなり装置全体でのマージンを狭くす
る可能性があること、また外部制御信号の立下
り点との間の出力回路の活性化時間としているた
め、外部制御信号の“０”レベルの幅と“１”
レベルの幅の比が変化することにより出力データ
の有効幅も変化し、“０”レベルが極端に短かく
なると出力データの有効幅はほとんどなくなるこ
とがあることなどの欠点がある。
本発明の目的は、上記欠点を除去することによ
り、高速化した半導体素子において、十分な出力
データの有効幅を確保できるところの半導体出力
回路を提供することにある。
り、高速化した半導体素子において、十分な出力
データの有効幅を確保できるところの半導体出力
回路を提供することにある。
本発明の半導体出力回路は、駆動信号が能動レ
ベルになると活性化し読出し信号に応じたレベル
の信号を出力する出力回路と、外部制御信号を予
め設定した時間だけ遅延させて内部制御信号とし
て出力する内部制御信号発生回路、前記内部制御
信号が能動レベルになると能動レベルになりリセ
ツト制御信号が能動レベルになると非能動レベル
になる前記駆動信号を発生する駆動信号発生回
路、及び前記駆動信号を予め設定した時間だけ遅
延させて前記リセツト制御信号として出力するリ
セツト制御信号発生回路を含む駆動回路とを有し
ている。
ベルになると活性化し読出し信号に応じたレベル
の信号を出力する出力回路と、外部制御信号を予
め設定した時間だけ遅延させて内部制御信号とし
て出力する内部制御信号発生回路、前記内部制御
信号が能動レベルになると能動レベルになりリセ
ツト制御信号が能動レベルになると非能動レベル
になる前記駆動信号を発生する駆動信号発生回
路、及び前記駆動信号を予め設定した時間だけ遅
延させて前記リセツト制御信号として出力するリ
セツト制御信号発生回路を含む駆動回路とを有し
ている。
以下、本発明の実施例について図面を参照して
説明する。
説明する。
第５図は本発明の第１の実施例の出力回路を示
す回路図、第６図は同じく駆動回路を示す回路図
である。そして第７図及び第８図はそれぞれ第５
図及び第６図の動作タイミング図である。
す回路図、第６図は同じく駆動回路を示す回路図
である。そして第７図及び第８図はそれぞれ第５
図及び第６図の動作タイミング図である。
本実施例は、駆動信号及び読出し信号に応じて
動作を行なう出力回路１００と、該出力回路１０
０を活性化する駆動回路２００を備える半導体出
力回路において、駆動回路２００が出力回路１０
０の活性化後所定の時間経過後にリセツトされる
制御手段としてのリセツト制御信号発生回路４０
とそのリセツト制御信号φ17〜φ19を受けて所定の
駆動信号φ11を発生する駆動信号発生回路３０と
を含むことから構成される。
動作を行なう出力回路１００と、該出力回路１０
０を活性化する駆動回路２００を備える半導体出
力回路において、駆動回路２００が出力回路１０
０の活性化後所定の時間経過後にリセツトされる
制御手段としてのリセツト制御信号発生回路４０
とそのリセツト制御信号φ17〜φ19を受けて所定の
駆動信号φ11を発生する駆動信号発生回路３０と
を含むことから構成される。
本実施例において、第５図に示す出力回路１０
０は第１図に示した従来例の出力回路と同一であ
り、第６図に示す駆動回路２００が異なつている
のみである。
０は第１図に示した従来例の出力回路と同一であ
り、第６図に示す駆動回路２００が異なつている
のみである。
そしてこの駆動回路２００は、従来と同じく外
部制御信号を入力として所定の遅れを持つた内
部制御信号φ15あるいはφ16を得る遅延回路B11，
B12からなる内部制御信号発生回路２０と、駆動
信号φ11を入力として、所定の遅れを持つたリセ
ツト制御信号φ17，φ18あるいはφ19を得る、遅延
回路B13，B14，B15からなるリセツト制御信号発
生回路４０と、内部制御信号φ16とリセツト制御
信号φ19の入力により駆動信号φ11を得る駆動信号
発生回路３０と、データ駆動信号φ11を入力とし
てプリチヤージ信号11を得るインバータ回路I11
とから構成される。
部制御信号を入力として所定の遅れを持つた内
部制御信号φ15あるいはφ16を得る遅延回路B11，
B12からなる内部制御信号発生回路２０と、駆動
信号φ11を入力として、所定の遅れを持つたリセ
ツト制御信号φ17，φ18あるいはφ19を得る、遅延
回路B13，B14，B15からなるリセツト制御信号発
生回路４０と、内部制御信号φ16とリセツト制御
信号φ19の入力により駆動信号φ11を得る駆動信号
発生回路３０と、データ駆動信号φ11を入力とし
てプリチヤージ信号11を得るインバータ回路I11
とから構成される。
駆動信号発生回路３０は、ゲートが内部制御信
号φ16にドレインが電源VDDにソースが節点N31に
それぞれ接続されたMOSTQ31と、ゲートがリセ
ツト制御信号φ19にドレインが節点N31にソース
が接地電位にそれぞれ接続されたMOSTQ32と、
ゲートがリセツト制御信号φ19にドレインが電源
VDDにソースが節点N32にそれぞれ接続された
MOSTQ33と、ゲートが節点N31にドレインが節
点N32にソースが接地電位にそれぞれ接続された
MOSTQ34と、ゲートが節点N35にドレインが内
部制御信号φ16にソースが節点N33にそれぞれ接
続されたMOSTQ35と、ゲートが節点N33にドレ
インが電源VDDにソースが節点N34にそれぞれ接
続されたMOSTQ36と、ゲートが節点N32にドレ
インが節点N34にソースが接地電位にそれぞれ接
続されたMOSTQ37と、ゲートが節点N33にドレ
インが電源VDDにソースが出力点である節点N36
にそれぞれ接続されたMOSTQ38と、ゲートが節
点N32にドレインが節点N36にソースが接地電位
にそれぞれ接続されたMOSTQ39と、ゲートが電
源VDDにドレインが節点N35にソースか節点N32に
それぞれ接続されたMOSTQ40と、一端が節点
N33に他端が節点N34に接続されたコンデンサCB2
とから構成される。
号φ16にドレインが電源VDDにソースが節点N31に
それぞれ接続されたMOSTQ31と、ゲートがリセ
ツト制御信号φ19にドレインが節点N31にソース
が接地電位にそれぞれ接続されたMOSTQ32と、
ゲートがリセツト制御信号φ19にドレインが電源
VDDにソースが節点N32にそれぞれ接続された
MOSTQ33と、ゲートが節点N31にドレインが節
点N32にソースが接地電位にそれぞれ接続された
MOSTQ34と、ゲートが節点N35にドレインが内
部制御信号φ16にソースが節点N33にそれぞれ接
続されたMOSTQ35と、ゲートが節点N33にドレ
インが電源VDDにソースが節点N34にそれぞれ接
続されたMOSTQ36と、ゲートが節点N32にドレ
インが節点N34にソースが接地電位にそれぞれ接
続されたMOSTQ37と、ゲートが節点N33にドレ
インが電源VDDにソースが出力点である節点N36
にそれぞれ接続されたMOSTQ38と、ゲートが節
点N32にドレインが節点N36にソースが接地電位
にそれぞれ接続されたMOSTQ39と、ゲートが電
源VDDにドレインが節点N35にソースか節点N32に
それぞれ接続されたMOSTQ40と、一端が節点
N33に他端が節点N34に接続されたコンデンサCB2
とから構成される。
次に、この駆動信号発生回路３０の動作につい
て、第８図に示す動作タイミング図を参照して説
明する。時刻t0において内部制御信号φ16が立上
り、節点N33の充電がMOSTQ35を介して行なわ
れる。この時節点N35はMOSTQ35のゲート−ド
レイン間及びゲート−ソース間の容量によりVDD
−VTからVDD以上に持ち上げられ、従つて節点
N33はVDDまで充電される。この時、節点N32は
“１”レベルで、又節点N34はMOSTQ36〜Q37が
共にオンするためその能力比で決まるレベルまで
上る。通常は節点N34がVT付近までしか上らない
ようにされる。
て、第８図に示す動作タイミング図を参照して説
明する。時刻t0において内部制御信号φ16が立上
り、節点N33の充電がMOSTQ35を介して行なわ
れる。この時節点N35はMOSTQ35のゲート−ド
レイン間及びゲート−ソース間の容量によりVDD
−VTからVDD以上に持ち上げられ、従つて節点
N33はVDDまで充電される。この時、節点N32は
“１”レベルで、又節点N34はMOSTQ36〜Q37が
共にオンするためその能力比で決まるレベルまで
上る。通常は節点N34がVT付近までしか上らない
ようにされる。
これらの動作と同時に、内部制御信号φ16の立
上りにより、節点N31はMOSTQ31を介してVDD〜
VTに充電され、これによりMOSTQ34がオンして
節点N32の“１”レベルを放電し始める。同時
に、節点N35はMOSTQ40を通して節点N32に接続
されているため、節点N32が落ち始めると節点
N35はこれに追随して“０”レベルとなる。節点
N33がVDD近くに充電された時（時刻t1）節点N32
が“０”レベルに放電するようにMOSTQ31〜
Q34で構成される遅延部の遅延時間が調整され
る。時刻t2において、節点N35が“０”レベルに
なるとMOSTQ35はオフし、内部制御信号φ16と
節点N33が切離される。従つて、時刻t2以降は内
部制御信号φ16のレベルと無関係になる。
上りにより、節点N31はMOSTQ31を介してVDD〜
VTに充電され、これによりMOSTQ34がオンして
節点N32の“１”レベルを放電し始める。同時
に、節点N35はMOSTQ40を通して節点N32に接続
されているため、節点N32が落ち始めると節点
N35はこれに追随して“０”レベルとなる。節点
N33がVDD近くに充電された時（時刻t1）節点N32
が“０”レベルに放電するようにMOSTQ31〜
Q34で構成される遅延部の遅延時間が調整され
る。時刻t2において、節点N35が“０”レベルに
なるとMOSTQ35はオフし、内部制御信号φ16と
節点N33が切離される。従つて、時刻t2以降は内
部制御信号φ16のレベルと無関係になる。
この時刻t2において、節点N32、N35が“０”
レベルになると、MOSTQ37，Q39がオフして、
MOSTQ36により節点N34が充電されVDDまで達す
る。同時にコンデンサCB2によるブートストラツ
プ効果により節点N33がVDDからVDD以上のレベル
に持ち上げられる。この結果出力点である節点
N36はVDDに持ち上り、駆動信号φ11の“１”レベ
ルへの変化が完了する。
レベルになると、MOSTQ37，Q39がオフして、
MOSTQ36により節点N34が充電されVDDまで達す
る。同時にコンデンサCB2によるブートストラツ
プ効果により節点N33がVDDからVDD以上のレベル
に持ち上げられる。この結果出力点である節点
N36はVDDに持ち上り、駆動信号φ11の“１”レベ
ルへの変化が完了する。
次に、時刻t3において、リセツト制御信号φ19
の立上りにより節点N31はMOSTQ32により放電
して“０”レベルに、節点N32はMOSTQ33によ
り“１”レベルとなり、同時に節点N35も
MOSTQ40を介して“１”レベルとなる。節点
N35が“１”レベルとなることにより節点N33は
MOSTQ35を介して内部制御信号φ16の“０”レ
ベルに引かれる。この結果MOSTQ36，Q38はオ
フし、MOSTQ37，Q39はオンとなり、節点N34及
び節点N36は“０”レベルとなり、駆動信号φ11
の“０”レベルへの変化が完了する。
の立上りにより節点N31はMOSTQ32により放電
して“０”レベルに、節点N32はMOSTQ33によ
り“１”レベルとなり、同時に節点N35も
MOSTQ40を介して“１”レベルとなる。節点
N35が“１”レベルとなることにより節点N33は
MOSTQ35を介して内部制御信号φ16の“０”レ
ベルに引かれる。この結果MOSTQ36，Q38はオ
フし、MOSTQ37，Q39はオンとなり、節点N34及
び節点N36は“０”レベルとなり、駆動信号φ11
の“０”レベルへの変化が完了する。
以上説明したとおり、本実施例に用いられる駆
動信号発生回路３０においては、駆動信号φ11の
“１”レベルから“０”レベルへの変化を、内部
制御信号φ16の“１”レベルから“０”レベルへ
の変化とは切離し、リセツト制御信号発生回路４
０により調整できるようになつている。
動信号発生回路３０においては、駆動信号φ11の
“１”レベルから“０”レベルへの変化を、内部
制御信号φ16の“１”レベルから“０”レベルへ
の変化とは切離し、リセツト制御信号発生回路４
０により調整できるようになつている。
次に、かくして得られた駆動信号φ11を用いて
いる第５図の本実施例の出力回路１００の動作
を、第７図に示す動作タイミング図を参照して説
明する。
いる第５図の本実施例の出力回路１００の動作
を、第７図に示す動作タイミング図を参照して説
明する。
外部制御信号の“１”レベルから“０”レベ
ルへの変化により内部回路が活性化し、その後に
データバスラインＩ／Ｏ，に読出しデータ
に応じた“１”レベル、“０”レベルが発生する。
駆動信号φ11はデータバスラインＩ／Ｏ，
に差信号が現われると同時に“１”レベルに活性
化する。データアウトの駆動用MOSTQ21，Q22
はプリチヤージ信号11により充電されており、
データバスラインＩ／Ｏ，用MOSTQ23，
Q24のインピーダンスに応じて節点N11，N12の一
方が“１”レベル、他方が“０”レベルとなる。
これにより出力用MOSTQ25，Q26の一方側がオ
ンとなり出力データDout１１を“０”レベルあ
るいは“１”レベルに固定する。
ルへの変化により内部回路が活性化し、その後に
データバスラインＩ／Ｏ，に読出しデータ
に応じた“１”レベル、“０”レベルが発生する。
駆動信号φ11はデータバスラインＩ／Ｏ，
に差信号が現われると同時に“１”レベルに活性
化する。データアウトの駆動用MOSTQ21，Q22
はプリチヤージ信号11により充電されており、
データバスラインＩ／Ｏ，用MOSTQ23，
Q24のインピーダンスに応じて節点N11，N12の一
方が“１”レベル、他方が“０”レベルとなる。
これにより出力用MOSTQ25，Q26の一方側がオ
ンとなり出力データDout１１を“０”レベルあ
るいは“１”レベルに固定する。
これ以後、外部制御信号が“０”レベルから
“１”レベルに変化しても前述のように駆動信号
φ11は“１”レベルのままであり、リセツト制御
信号φ19の“０”レベルから“１”レベルへの立
上りにより始めて“１”レベルから“０”レベル
に変化する。これによりプリチヤージ信号11が
立上りMOSTQ27，Q28を介して節点N11，N12が
“０”レベルになることによりフローテイング状
態になる。
“１”レベルに変化しても前述のように駆動信号
φ11は“１”レベルのままであり、リセツト制御
信号φ19の“０”レベルから“１”レベルへの立
上りにより始めて“１”レベルから“０”レベル
に変化する。これによりプリチヤージ信号11が
立上りMOSTQ27，Q28を介して節点N11，N12が
“０”レベルになることによりフローテイング状
態になる。
すなわち、本実施例によると、出力データ
Dout１１のレベルが決定しアクセスが完了する
と同時に、駆動信号φ11より遅延回路B13，B14，
B15を介して駆動信号φ11より所定の時間遅れて活
性化するリセツト制御信号φ19が作られ、このリ
セツト制御信号φ19により駆動信号φ11をリセツト
するようにしているので、駆動信号φ11の立下り
で決まる出力データDout１１の有効幅は駆動信
号φ11からリセツト制御信号φ19までの時間のみに
依存し、外部制御信号のサイクルタイム、活性
化幅には依存しなくなる。従つてこのときには出
力データDout１１は外部制御信号の立上り点
には無関係になる。
Dout１１のレベルが決定しアクセスが完了する
と同時に、駆動信号φ11より遅延回路B13，B14，
B15を介して駆動信号φ11より所定の時間遅れて活
性化するリセツト制御信号φ19が作られ、このリ
セツト制御信号φ19により駆動信号φ11をリセツト
するようにしているので、駆動信号φ11の立下り
で決まる出力データDout１１の有効幅は駆動信
号φ11からリセツト制御信号φ19までの時間のみに
依存し、外部制御信号のサイクルタイム、活性
化幅には依存しなくなる。従つてこのときには出
力データDout１１は外部制御信号の立上り点
には無関係になる。
また出力データDout１１の有効幅は、リセツ
ト制御信号発生回路４０の駆動信号φ11からリセ
ツト制御信号φ19までの遅延回路B13，B14，B15の
遅延量を調整することにより、例えばリセツト制
御信号φ17，φ18を発生させることにより、第７図
に示すように必要な出力データ有効幅を得ること
ができる。
ト制御信号発生回路４０の駆動信号φ11からリセ
ツト制御信号φ19までの遅延回路B13，B14，B15の
遅延量を調整することにより、例えばリセツト制
御信号φ17，φ18を発生させることにより、第７図
に示すように必要な出力データ有効幅を得ること
ができる。
第９図ａ，ｂ，ｃは、その場合に用いられる遅
延回路を例示したものである。同図ａは第２図の
従来例に用いられているMOSTを用いた駆動信
号発生回路と同様の遅延回路、同図ｂはMOST
と容量による遅延回路、同図ｃは抵抗と容量によ
る遅延回路である。また第６図では３段の場合を
示してあるがこの段数は任意に変えることができ
る。
延回路を例示したものである。同図ａは第２図の
従来例に用いられているMOSTを用いた駆動信
号発生回路と同様の遅延回路、同図ｂはMOST
と容量による遅延回路、同図ｃは抵抗と容量によ
る遅延回路である。また第６図では３段の場合を
示してあるがこの段数は任意に変えることができ
る。
第１０図は本発明の第２の実施例の要部を示す
回路図で、駆動回路中の駆動信号発生回路を示し
ている。
回路図で、駆動回路中の駆動信号発生回路を示し
ている。
本実施例の駆動信号発生回路は、第６図に示し
た本第１の実施例の駆動信号発生回路３０の節点
N33及び節点N36と接地電位間にそれぞれゲート
がワンシヨツトクロツク信号φ20に接続された
MOSTQ41及びMOSTQ42を挿入したことから構
成される。
た本第１の実施例の駆動信号発生回路３０の節点
N33及び節点N36と接地電位間にそれぞれゲート
がワンシヨツトクロツク信号φ20に接続された
MOSTQ41及びMOSTQ42を挿入したことから構
成される。
すなわちMOSTQ41，Q42はワンシヨツトクロ
ツク信号φ20によるリセツト回路３０′を構成して
いる。
ツク信号φ20によるリセツト回路３０′を構成して
いる。
本実施例は外部制御信号のサイクルタイムが
更に速くなつた状態でも、安定して出力レベルを
発生させるために、新たな制御を追加したもので
ある。すなわち、MOSTQ41，Q42のゲートにワ
ンシヨツトクロツク信号φ20を加えることにより
駆動信号φ11をリセツトできるようにしたもので
ある。この場合、ワンシヨツトクロツク信号φ20
は外部制御信号の“１”レベルから“０”レベ
ルへの変化により“１”レベルに活性化し、次の
駆動信号φ11の立上りまでに“０”レベルになる
ワンシヨツト波形である。サイクルタイムが非常
に高速になつたとき、出力データの有効幅を十分
に確保しようとすると、逆に出力回路のリセツト
幅、プリチヤージ幅が不十分になり回路全体の動
作マージンが不足してくる。本実施例での回路で
はワンシヨツトクロツク信号φ20によるリセツト
回路により、出力回路のリセツト幅、プリチヤー
ジ幅が一定値以上は確保できるようになる。
更に速くなつた状態でも、安定して出力レベルを
発生させるために、新たな制御を追加したもので
ある。すなわち、MOSTQ41，Q42のゲートにワ
ンシヨツトクロツク信号φ20を加えることにより
駆動信号φ11をリセツトできるようにしたもので
ある。この場合、ワンシヨツトクロツク信号φ20
は外部制御信号の“１”レベルから“０”レベ
ルへの変化により“１”レベルに活性化し、次の
駆動信号φ11の立上りまでに“０”レベルになる
ワンシヨツト波形である。サイクルタイムが非常
に高速になつたとき、出力データの有効幅を十分
に確保しようとすると、逆に出力回路のリセツト
幅、プリチヤージ幅が不十分になり回路全体の動
作マージンが不足してくる。本実施例での回路で
はワンシヨツトクロツク信号φ20によるリセツト
回路により、出力回路のリセツト幅、プリチヤー
ジ幅が一定値以上は確保できるようになる。
以上、詳細に説明したとおり、本発明の半導体
出力回路は、出力回路の駆動回路が活性化後所定
の時間経過後にリセツトされる制御手段を含んで
いるので、出力データの有効幅がいかなる状態で
も十分に確保できるという効果を有している。ま
た外部制御信号の“０”レベルの幅と“１”レベ
ルの幅の比に出力データ有効幅は依存しないため
外部制御信号発生回路が非常に容易になることの
効果が付加される。
出力回路は、出力回路の駆動回路が活性化後所定
の時間経過後にリセツトされる制御手段を含んで
いるので、出力データの有効幅がいかなる状態で
も十分に確保できるという効果を有している。ま
た外部制御信号の“０”レベルの幅と“１”レベ
ルの幅の比に出力データ有効幅は依存しないため
外部制御信号発生回路が非常に容易になることの
効果が付加される。
従つて本発明の半導体出力回路を用いることに
より、データレイトの高速化に対して出力データ
有効幅を安定して確保できる回路を実現すること
ができる。
より、データレイトの高速化に対して出力データ
有効幅を安定して確保できる回路を実現すること
ができる。
第１図は従来の半導体出力回路の一例の出力回
路の回路図、第２図は同じく駆動回路を示す回路
図、第３図は第１図の動作タイミング図、第４図
は第２図の動作タイミング図、第５図は本発明の
第１の実施例の出力回路を示す回路図、第６図は
本発明の第１の実施例の駆動回路を示す回路図、
第７図は第５図の動作タイミング図、第８図は第
６図の動作タイミング図、第９図ａ，ｂ，ｃは第
６図の一部詳細回路図、第１０図は本発明の第２
の実施例の要部を示す回路図である。 １０……駆動信号発生回路、２０……内部制御
信号発生回路、３０……駆動信号発生回路、３
０′……リセツト回路、４０……リセツト制御信
号発生回路、１００……出力回路、２００……駆
動回路、B1，B2，B11〜B15……遅延回路、CB1，
BB2……コンデンサ、Dout１，Dout１１……出
力データ、Ｉ／Ｏ，……データバスライ
ン、I1，I2，I11……インバータ回路、N1〜N4，
N11〜N14，N31〜N36……節点、Q1〜Q6，Q11〜
Q19，Q21〜Q28，Q31〜Q42……ＮチヤネルMOSト
ランジスタ、VDD……電源、……外部制御信
号、φ1，φ11……駆動信号、1，11……プリチ
ヤージ信号、φ5，φ6，φ15，φ16……内部制御信
号、φ17，φ18，φ19……リセツト制御信号、φ20…
…ワンシヨツトクロツク信号。
路の回路図、第２図は同じく駆動回路を示す回路
図、第３図は第１図の動作タイミング図、第４図
は第２図の動作タイミング図、第５図は本発明の
第１の実施例の出力回路を示す回路図、第６図は
本発明の第１の実施例の駆動回路を示す回路図、
第７図は第５図の動作タイミング図、第８図は第
６図の動作タイミング図、第９図ａ，ｂ，ｃは第
６図の一部詳細回路図、第１０図は本発明の第２
の実施例の要部を示す回路図である。 １０……駆動信号発生回路、２０……内部制御
信号発生回路、３０……駆動信号発生回路、３
０′……リセツト回路、４０……リセツト制御信
号発生回路、１００……出力回路、２００……駆
動回路、B1，B2，B11〜B15……遅延回路、CB1，
BB2……コンデンサ、Dout１，Dout１１……出
力データ、Ｉ／Ｏ，……データバスライ
ン、I1，I2，I11……インバータ回路、N1〜N4，
N11〜N14，N31〜N36……節点、Q1〜Q6，Q11〜
Q19，Q21〜Q28，Q31〜Q42……ＮチヤネルMOSト
ランジスタ、VDD……電源、……外部制御信
号、φ1，φ11……駆動信号、1，11……プリチ
ヤージ信号、φ5，φ6，φ15，φ16……内部制御信
号、φ17，φ18，φ19……リセツト制御信号、φ20…
…ワンシヨツトクロツク信号。
Claims (1)
- １ 駆動信号が能動レベルになると活性化し読出
し信号に応じたレベルの信号を出力する出力回路
と、外部制御信号を予め設定した時間だけ遅延さ
せて内部制御信号として出力する内部制御信号発
生回路、前記内部制御信号が能動レベルになると
能動レベルになりリセツト制御信号が能動レベル
になると非能動レベルになる前記駆動信号を発生
する駆動信号発生回路、及び前記駆動信号を予め
設定した時間だけ遅延させて前記リセツト制御信
号として出力するリセツト制御信号発生回路を含
む駆動回路とを有することを特徴とする半導体出
力回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58219016A JPS60111391A (ja) | 1983-11-21 | 1983-11-21 | 半導体出力回路 |
| US06/673,454 US4682048A (en) | 1983-11-21 | 1984-11-21 | Output circuit with improved timing control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58219016A JPS60111391A (ja) | 1983-11-21 | 1983-11-21 | 半導体出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60111391A JPS60111391A (ja) | 1985-06-17 |
| JPH0312396B2 true JPH0312396B2 (ja) | 1991-02-20 |
Family
ID=16728930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58219016A Granted JPS60111391A (ja) | 1983-11-21 | 1983-11-21 | 半導体出力回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4682048A (ja) |
| JP (1) | JPS60111391A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4763303A (en) * | 1986-02-24 | 1988-08-09 | Motorola, Inc. | Write-drive data controller |
| JPH0644393B2 (ja) * | 1986-04-08 | 1994-06-08 | 日本電気株式会社 | 半導体メモリ |
| US4908796A (en) * | 1988-05-24 | 1990-03-13 | Dallas Semiconductor Corporation | Registered outputs for a memory device |
| US5117314A (en) * | 1989-06-27 | 1992-05-26 | Western Digital Corporation | Disk drive pulse detection method and circuit |
| US5066868A (en) * | 1990-08-13 | 1991-11-19 | Thomson Consumer Electronics, Inc. | Apparatus for generating phase shifted clock signals |
| JPH04142649A (ja) * | 1990-10-04 | 1992-05-15 | Toshiba Corp | メモリ装置 |
| KR960002930B1 (ko) * | 1992-11-23 | 1996-02-28 | 삼성전자주식회사 | 입출력신호가 동일 단자에서 구현되는 스위칭회로 |
| US5636165A (en) * | 1995-04-14 | 1997-06-03 | Martin Marietta Corporation | Apparatus for and method of facilitating proper data transfer between two or more digital memory elements |
| US6404414B2 (en) * | 1997-03-26 | 2002-06-11 | Seiko Epson Corporation | Liquid crystal device, electro-optical device, and projection display device employing the same |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4061933A (en) * | 1975-12-29 | 1977-12-06 | Mostek Corporation | Clock generator and delay stage |
| JPS55132595A (en) * | 1979-04-04 | 1980-10-15 | Nec Corp | Semiconductor circuit |
| JPS5625290A (en) * | 1979-08-07 | 1981-03-11 | Nec Corp | Semiconductor circuit |
| JPS57106228A (en) * | 1980-12-24 | 1982-07-02 | Fujitsu Ltd | Semiconductor circuit |
| JPS6066393A (ja) * | 1983-09-21 | 1985-04-16 | Fujitsu Ltd | メモリ駆動回路 |
-
1983
- 1983-11-21 JP JP58219016A patent/JPS60111391A/ja active Granted
-
1984
- 1984-11-21 US US06/673,454 patent/US4682048A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4682048A (en) | 1987-07-21 |
| JPS60111391A (ja) | 1985-06-17 |
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