JPH03124123A - エンコーダ回路 - Google Patents
エンコーダ回路Info
- Publication number
- JPH03124123A JPH03124123A JP1263211A JP26321189A JPH03124123A JP H03124123 A JPH03124123 A JP H03124123A JP 1263211 A JP1263211 A JP 1263211A JP 26321189 A JP26321189 A JP 26321189A JP H03124123 A JPH03124123 A JP H03124123A
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- encoder circuit
- current source
- logical
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Analogue/Digital Conversion (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明ζよ 半導体電子回路のエンコーダ回路に関する
ものであも 従来の技術 従来のエンコーダ回路の一例として、第２図にＡ／Ｄ変
換器の２ビツトのマトリックス型エンコーダ回路を示す
。同図において、 １は電源電圧２は定電流ｌＩＦ％
３〜５はビット線６，７を駆動する駆動手段としてのバ
イポーラトランジス久 トランジスタ３のエミッタはビ
ット線６番ζ トランジスタ４のエミッタはビット線７
く トランジスタ５のエミッタはビット線６と７の両方
に接続されていも 以上のように構成されたエンコーダ回路において、ビッ
ト線６を下位ビット、ビット線７を上位ビットとすると
、例えばトランジスタ３のベース入力に信号が入った場
合に１′！、ビット線６の電位がハイレベルに上がり、
ビット線７はローレベルであるた八 エンコーダの出力
としては（０１）となム 同様へ トランジスタ４に入
力が入った場合には出力は（１０）、 トランジスタ５
に人力が入った場合には（１１）として出力されも発明
が解決しようとする課題 しかし 上述のような構成からなるエンコーダ回路にお
いて（友 コーディングのビット数が多くなった場合、
レイアウト設計五 ビット線がかなり長くなるため大き
な配線容量負荷となりコーディングの速度が遅くなると
いう課題を有してい九ビット線の電位の立ち上がり時間
１友 主にビット線の容量と駆動用トランジスタの性能
で決まり、立ち下がり時間ζ上 主にビット線の容量と
ビット線に流す引き込み電流で決まも ビット線の容量
が大きくなった場合、−船釣にζ上 立ち下がり時間が
立ち上がり時間に較べて大幅に遅くなり、コーディング
時間は立ち下がり時間に依存すも このた八 電位の立
ち下がり時間を速くするために１１ 電流源２の電流
を増やさねばならす 消費電力が大きくなってしまう。
ものであも 従来の技術 従来のエンコーダ回路の一例として、第２図にＡ／Ｄ変
換器の２ビツトのマトリックス型エンコーダ回路を示す
。同図において、 １は電源電圧２は定電流ｌＩＦ％
３〜５はビット線６，７を駆動する駆動手段としてのバ
イポーラトランジス久 トランジスタ３のエミッタはビ
ット線６番ζ トランジスタ４のエミッタはビット線７
く トランジスタ５のエミッタはビット線６と７の両方
に接続されていも 以上のように構成されたエンコーダ回路において、ビッ
ト線６を下位ビット、ビット線７を上位ビットとすると
、例えばトランジスタ３のベース入力に信号が入った場
合に１′！、ビット線６の電位がハイレベルに上がり、
ビット線７はローレベルであるた八 エンコーダの出力
としては（０１）となム 同様へ トランジスタ４に入
力が入った場合には出力は（１０）、 トランジスタ５
に人力が入った場合には（１１）として出力されも発明
が解決しようとする課題 しかし 上述のような構成からなるエンコーダ回路にお
いて（友 コーディングのビット数が多くなった場合、
レイアウト設計五 ビット線がかなり長くなるため大き
な配線容量負荷となりコーディングの速度が遅くなると
いう課題を有してい九ビット線の電位の立ち上がり時間
１友 主にビット線の容量と駆動用トランジスタの性能
で決まり、立ち下がり時間ζ上 主にビット線の容量と
ビット線に流す引き込み電流で決まも ビット線の容量
が大きくなった場合、−船釣にζ上 立ち下がり時間が
立ち上がり時間に較べて大幅に遅くなり、コーディング
時間は立ち下がり時間に依存すも このた八 電位の立
ち下がり時間を速くするために１１ 電流源２の電流
を増やさねばならす 消費電力が大きくなってしまう。
本発明はかかる点に鑑へ 消費電力を必要最小限に抑え
てコーディングする時間が短縮できるエンコーダ回路を
提供することを目的とすも課題を解決するための手段 本発明は上述の課題を解決するたべ ビット数に応じた
ビット線と、前記ビット線を駆動する駆動手段と、前記
ビット線に電流を流す定電流源を有するマトリックス型
エンコーダ回路において、エンコーダ回路の出力を記憶
する回路と、その記憶されたデータによりスイッチング
する前記各ビット線に接続されたスイッチング電流源を
有するという構成を備えたものであ翫 作用 本発明は上述の構成により、ビット線の電流値を必要時
にのみ増加させることにより、消費電力を必要以上に増
加させることなく、電位の立ち下がり時間を速めて、コ
ーディングの速度を速くできも 実施例 第１図１上 本発明の一実施例におけるＡ／Ｄ変換器の
２ビツトのエンコーダ回路を示すものて８はデータ記憶
回ｉ９はスイッチング電流源であり、他の構成は第２図
と同様であるの六 同一構成部分には同一番号を付して
詳細な説明を省略すも 以上のように構成された本実施
例のエンコーダ回路について、以下その動作を説明すも
今、ある入力信号がコーディングされて出力からとりだ
される場合へ データ記憶回路８に出力データが一時保
持されも スイッチング電流源９Ｃ友 次の入力信号
がエンコーダでコーディングされるときく データ記憶
回路８で保持された前のデータの値が１であればＯＮし
て接続されたビット線から電流を引き、０であればＯＦ
Ｆするものとする。つまり、ある入力信号をコーディン
グする時に その一つ前の信号のデータにより、そのビ
ット線が１であった場合にはスイッチング電流源９によ
りビット線に流す電流を増加させ、 ０であった場合に
はビット線に流す電流をそのままとすも このような動
作をすること玄 ビット線がＯから１に立ち上がる場合
と０をそのまま維持する場合には従来のエンコーダ回路
と全く同一となり今回の発明では特に影響を受けな（−
ビット線が１で次もそのままｌを維持する場合に（上
ビット線に流れる電流は増加するもののデータ自体には
影響を受けな（ｔ ビット線が１から０に立ち下がる場
合に（よ ビット線に流れる電流が増加することで立ち
下がり時間を短縮することができもビット線の電位が立
ち下がる場合 定電流源２の電流値をＩｓ、スイッチン
グ電流源９の０８時の電流値をＩｃ、ビット線の負荷容
量をｃｂとすると、電位差Ｖｄを立ち下げる場合に要す
る時間ＴＩは ＴＩ＝Ｃｂ−Ｖｄ／ （Ｉ ｓ ＋ Ｉ ｃ）ま
た 従来例のように定電流源２だけで立ち下げる場合に
要する時間ＴＯは ＴＯ＝Ｃｂ−ｖｄ／Ｉｓ よって ＴＯ−ＴＩ＝Ｃｂ−Ｖｄ （Ｉ ｃ／ （Ｉ ｓ（Ｉ
ｓ ＋ Ｉ ｃ ）））だけ早くなも また 従来例において定電流源２の電流値を■ｓ＋Ｉｃ
とすれば 速度は本発明の第１図と等しくなる力丈 ど
の状態でも常にＩｃ分全余計流れるため消費電力が増大
すも 既に述べたようく マトリックス型エンコーダの
コーディング時間＆友ビット線の負荷容量が大きくなる
という構成玉電位の立ち下がり時間によって決ってしま
う場合が一般的であるたべ 立ち下がり時間を短くする
ことがポイントとなも 以上のようへ 本実施例によれば一つ前のデータにより
電流源をスイッチさせ、ビット線の電流値を必要時のみ
増加させることにより、必要以上の消費電力の増加を抑
えてコーディングの時間を短縮することができも 発明の効果 以上の説明から明らかなよう番、：、本発明によればビ
ット数の多いエンコーダ回路の速度を、消費電力の増加
をできるだけ少なくして上げることができ、その実用的
効果は太き（〜
てコーディングする時間が短縮できるエンコーダ回路を
提供することを目的とすも課題を解決するための手段 本発明は上述の課題を解決するたべ ビット数に応じた
ビット線と、前記ビット線を駆動する駆動手段と、前記
ビット線に電流を流す定電流源を有するマトリックス型
エンコーダ回路において、エンコーダ回路の出力を記憶
する回路と、その記憶されたデータによりスイッチング
する前記各ビット線に接続されたスイッチング電流源を
有するという構成を備えたものであ翫 作用 本発明は上述の構成により、ビット線の電流値を必要時
にのみ増加させることにより、消費電力を必要以上に増
加させることなく、電位の立ち下がり時間を速めて、コ
ーディングの速度を速くできも 実施例 第１図１上 本発明の一実施例におけるＡ／Ｄ変換器の
２ビツトのエンコーダ回路を示すものて８はデータ記憶
回ｉ９はスイッチング電流源であり、他の構成は第２図
と同様であるの六 同一構成部分には同一番号を付して
詳細な説明を省略すも 以上のように構成された本実施
例のエンコーダ回路について、以下その動作を説明すも
今、ある入力信号がコーディングされて出力からとりだ
される場合へ データ記憶回路８に出力データが一時保
持されも スイッチング電流源９Ｃ友 次の入力信号
がエンコーダでコーディングされるときく データ記憶
回路８で保持された前のデータの値が１であればＯＮし
て接続されたビット線から電流を引き、０であればＯＦ
Ｆするものとする。つまり、ある入力信号をコーディン
グする時に その一つ前の信号のデータにより、そのビ
ット線が１であった場合にはスイッチング電流源９によ
りビット線に流す電流を増加させ、 ０であった場合に
はビット線に流す電流をそのままとすも このような動
作をすること玄 ビット線がＯから１に立ち上がる場合
と０をそのまま維持する場合には従来のエンコーダ回路
と全く同一となり今回の発明では特に影響を受けな（−
ビット線が１で次もそのままｌを維持する場合に（上
ビット線に流れる電流は増加するもののデータ自体には
影響を受けな（ｔ ビット線が１から０に立ち下がる場
合に（よ ビット線に流れる電流が増加することで立ち
下がり時間を短縮することができもビット線の電位が立
ち下がる場合 定電流源２の電流値をＩｓ、スイッチン
グ電流源９の０８時の電流値をＩｃ、ビット線の負荷容
量をｃｂとすると、電位差Ｖｄを立ち下げる場合に要す
る時間ＴＩは ＴＩ＝Ｃｂ−Ｖｄ／ （Ｉ ｓ ＋ Ｉ ｃ）ま
た 従来例のように定電流源２だけで立ち下げる場合に
要する時間ＴＯは ＴＯ＝Ｃｂ−ｖｄ／Ｉｓ よって ＴＯ−ＴＩ＝Ｃｂ−Ｖｄ （Ｉ ｃ／ （Ｉ ｓ（Ｉ
ｓ ＋ Ｉ ｃ ）））だけ早くなも また 従来例において定電流源２の電流値を■ｓ＋Ｉｃ
とすれば 速度は本発明の第１図と等しくなる力丈 ど
の状態でも常にＩｃ分全余計流れるため消費電力が増大
すも 既に述べたようく マトリックス型エンコーダの
コーディング時間＆友ビット線の負荷容量が大きくなる
という構成玉電位の立ち下がり時間によって決ってしま
う場合が一般的であるたべ 立ち下がり時間を短くする
ことがポイントとなも 以上のようへ 本実施例によれば一つ前のデータにより
電流源をスイッチさせ、ビット線の電流値を必要時のみ
増加させることにより、必要以上の消費電力の増加を抑
えてコーディングの時間を短縮することができも 発明の効果 以上の説明から明らかなよう番、：、本発明によればビ
ット数の多いエンコーダ回路の速度を、消費電力の増加
をできるだけ少なくして上げることができ、その実用的
効果は太き（〜
第１図は本発明の一実施例におけるエンコーダ回路の回
路は 第２図は従来のエンコーダ回路の回路図であａ ｌ・・・電源電圧 ２・・・定電流ｆＬ ３〜５・・・
バイポーラＮＰＮトランジス久 ６，７・・・コーディ
ング用ビット撤 ８・・・データ記憶同区 ９・・・ス
イッチング電流朧
路は 第２図は従来のエンコーダ回路の回路図であａ ｌ・・・電源電圧 ２・・・定電流ｆＬ ３〜５・・・
バイポーラＮＰＮトランジス久 ６，７・・・コーディ
ング用ビット撤 ８・・・データ記憶同区 ９・・・ス
イッチング電流朧
Claims (1)
- ビット数に応じたビット線と、前記ビット線を駆動する
駆動手段と、前記ビット線に電流を流す定電流源を有す
るマトリックス型エンコーダ回路において、エンコーダ
回路の出力を記憶する回路と、その記憶されたデータに
よりスイッチングする前記各ビット線に接続されたスイ
ッチング電流源を有することを特徴とするエンコーダ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1263211A JPH03124123A (ja) | 1989-10-09 | 1989-10-09 | エンコーダ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1263211A JPH03124123A (ja) | 1989-10-09 | 1989-10-09 | エンコーダ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03124123A true JPH03124123A (ja) | 1991-05-27 |
Family
ID=17386327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1263211A Pending JPH03124123A (ja) | 1989-10-09 | 1989-10-09 | エンコーダ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03124123A (ja) |
-
1989
- 1989-10-09 JP JP1263211A patent/JPH03124123A/ja active Pending
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