JPH0316319A - エンコーダ回路 - Google Patents
エンコーダ回路Info
- Publication number
- JPH0316319A JPH0316319A JP1203333A JP20333389A JPH0316319A JP H0316319 A JPH0316319 A JP H0316319A JP 1203333 A JP1203333 A JP 1203333A JP 20333389 A JP20333389 A JP 20333389A JP H0316319 A JPH0316319 A JP H0316319A
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- clock
- current source
- encoder circuit
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Analogue/Digital Conversion (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明（九 半導体電子回路のエンコーダ回路に関する
ものである。
ものである。
従来の技術
従来のエンコーダ回路の一例として、第３図にＡ／Ｄ変
換器の２ビットのマトリックス型エンコーダ回路を示す
。同図において、 ｌは電源電圧２は定電流淑 ３〜５
はビット線６，７を駆動する駆動手段としてのパイボー
ラトランジス久 トランジスタ３のエミッタはビット線
６｛ヘ トランジスタ４のエミッタはビット線７に ト
ランジスタ５のエミッタはビット線６と７の両方に接続
されていも 以上のように構或されたエンコーダ回路において、ビッ
ト線６を下位ビット、 ビット線７を上位ビットとする
と、′例えばトランジスタ３のベース入力に信号が入っ
た場合に（友 ビット線６の電位がハイレベルに上がり
、ビット線７はローレベルであるため４ エンコーダの
出力としては（０１）となん 同様に トランジスタ４
に入力が入った場合には出力は（１０）、 トランジス
タ５に入力が入った場合には（１１）として出力されも
発明が解決しようとする課題 しかし 上述のような構或からなるエンコーダ回路にお
いて｛友 コーディングのビット数が多くなった場念
レイアウト設計上 ビット線がかなり長くなるため大き
な配線容量負荷となりコーディングの速度が遅くなると
いう課題を有していｒ＝ビット線の電位の立ち上がり時
間｛上 主にビット線の容量と駆動用トランジスタの性
能で決まり、立ち下がり時間（よ 主にビッ１・線の容
量とビット線に流す引き込み電流で決ま瓜 ビット線の
容量が大きくなった場合、一般的に（友 立ち上がり時
間が立ち下がり時間に較べて速くなり、コーディング時
間は立ち下がり時間に依存する場合が多くなも このた
べ 電位の立ち下がり時間を速くするために１よ 電流
源２の電流を増やさねばなら哄消費電力が大きくなって
しまう。
換器の２ビットのマトリックス型エンコーダ回路を示す
。同図において、 ｌは電源電圧２は定電流淑 ３〜５
はビット線６，７を駆動する駆動手段としてのパイボー
ラトランジス久 トランジスタ３のエミッタはビット線
６｛ヘ トランジスタ４のエミッタはビット線７に ト
ランジスタ５のエミッタはビット線６と７の両方に接続
されていも 以上のように構或されたエンコーダ回路において、ビッ
ト線６を下位ビット、 ビット線７を上位ビットとする
と、′例えばトランジスタ３のベース入力に信号が入っ
た場合に（友 ビット線６の電位がハイレベルに上がり
、ビット線７はローレベルであるため４ エンコーダの
出力としては（０１）となん 同様に トランジスタ４
に入力が入った場合には出力は（１０）、 トランジス
タ５に入力が入った場合には（１１）として出力されも
発明が解決しようとする課題 しかし 上述のような構或からなるエンコーダ回路にお
いて｛友 コーディングのビット数が多くなった場念
レイアウト設計上 ビット線がかなり長くなるため大き
な配線容量負荷となりコーディングの速度が遅くなると
いう課題を有していｒ＝ビット線の電位の立ち上がり時
間｛上 主にビット線の容量と駆動用トランジスタの性
能で決まり、立ち下がり時間（よ 主にビッ１・線の容
量とビット線に流す引き込み電流で決ま瓜 ビット線の
容量が大きくなった場合、一般的に（友 立ち上がり時
間が立ち下がり時間に較べて速くなり、コーディング時
間は立ち下がり時間に依存する場合が多くなも このた
べ 電位の立ち下がり時間を速くするために１よ 電流
源２の電流を増やさねばなら哄消費電力が大きくなって
しまう。
本発明はかかる点に鑑ム 消費電力を抑えてコーディン
グする時間が短縮できるエンコーダ回路を提供すること
を目的とすも 課題を解決するための手段 本発明は上述の課題を解決するた△ ビット数に応じた
ビット線と、前記ビッｌ・線を駆動する駆勅手段と、前
記ビッ１・線に電流を流す定電流源を有するマトリック
ス型エンコーダ回路において、前記駆動手段を動作させ
るクロックパルスと、前記クロックパルスに同期して前
記ビット線に流す電流を増加させるクロツク制御電流源
を有するという構戒を備えたものである。
グする時間が短縮できるエンコーダ回路を提供すること
を目的とすも 課題を解決するための手段 本発明は上述の課題を解決するた△ ビット数に応じた
ビット線と、前記ビッｌ・線を駆動する駆勅手段と、前
記ビッ１・線に電流を流す定電流源を有するマトリック
ス型エンコーダ回路において、前記駆動手段を動作させ
るクロックパルスと、前記クロックパルスに同期して前
記ビット線に流す電流を増加させるクロツク制御電流源
を有するという構戒を備えたものである。
作用
本発明は上述の構戊により、ビット線の電流値を必要時
にのみ増加させることにより、消費電力を必要以上に増
加させることなく、電位の立ち下がり時間を速めて、コ
ーディングの速度を速くできも 実施例 （実施例ｌ） 第１図は本発明の第１の実施例におけるＡ／Ｄ変換器の
２ビットのエンコーダ回路であ社 同図において、 ８
はクロック制御電流源であり、他の構戒は第３図と同様
であるので、同一構戒部分には同一番号を付して詳細な
説明を省略する。以上のように構或された本実施例のエ
ンコーダ回路について、以下その動作を説明する。
にのみ増加させることにより、消費電力を必要以上に増
加させることなく、電位の立ち下がり時間を速めて、コ
ーディングの速度を速くできも 実施例 （実施例ｌ） 第１図は本発明の第１の実施例におけるＡ／Ｄ変換器の
２ビットのエンコーダ回路であ社 同図において、 ８
はクロック制御電流源であり、他の構戒は第３図と同様
であるので、同一構戒部分には同一番号を付して詳細な
説明を省略する。以上のように構或された本実施例のエ
ンコーダ回路について、以下その動作を説明する。
システム全体のクロックでこのエンコーダ回路への人力
の切り替わり時をスルー隊 入力の確定時をラッチ時と
呼ぶことにする。このクロックに同期してクロック制御
電流源８１よ スルー時にはＯＮＬて電流を流ま ラッ
チ時にはＯＦＦするよう制御される。よって、スルー時
に（戴（ａ）ビット線の電位が立ち下がる場合定電流源
２の電流値をＩＳ、クロック制御電流源８のＯＮ時の電
流値をＩ ｃ， ビット線の負荷容量をＣ Ｉ）とす
ると、電位差Ｖｄを立ち下げる場合に要する時間Ｔ１は Ｔｔ＝Ｃｂ− Ｖｄ／ （Ｉ ｓ＋ Ｉ ｃ）また 従
来例のようにクロック制御電流源がない場合に要する時
間ＴＯは ＴＯ＝Ｃｂ− Ｖｄ／Ｉ ｓ よって Ｔｏ−Ｔ１＝Ｃｂ−Ｖｄ｛Ｉ ｃ／（Ｉ ｓ（Ｉ ｓ＋
Ｉ ｃ）））だけ早くなる。
の切り替わり時をスルー隊 入力の確定時をラッチ時と
呼ぶことにする。このクロックに同期してクロック制御
電流源８１よ スルー時にはＯＮＬて電流を流ま ラッ
チ時にはＯＦＦするよう制御される。よって、スルー時
に（戴（ａ）ビット線の電位が立ち下がる場合定電流源
２の電流値をＩＳ、クロック制御電流源８のＯＮ時の電
流値をＩ ｃ， ビット線の負荷容量をＣ Ｉ）とす
ると、電位差Ｖｄを立ち下げる場合に要する時間Ｔ１は Ｔｔ＝Ｃｂ− Ｖｄ／ （Ｉ ｓ＋ Ｉ ｃ）また 従
来例のようにクロック制御電流源がない場合に要する時
間ＴＯは ＴＯ＝Ｃｂ− Ｖｄ／Ｉ ｓ よって Ｔｏ−Ｔ１＝Ｃｂ−Ｖｄ｛Ｉ ｃ／（Ｉ ｓ（Ｉ ｓ＋
Ｉ ｃ）））だけ早くなる。
（ｂ）ビット線の電位が立ち上がる場合ビット線の電位
の立ち上がり時間ζ友 定電流源２の電流値にはほとん
ど依存せず、おもに駆動用トランジスタ３〜５の性能に
よるたべ 本発明によってマイナスの影響を受けること
はほとんどな１１′Ｉｏ （Ｃ）ビット線の電位が保持される場合この場合、クロ
ック制御電流源８によって流される電流分だけ３〜５か
ら流し込むた数 ビット線の電位には影響がな〜も・ またラッチ時に（よ クロック制御電流源８はＯＦＦＬ
ているた敗 従来例のエンコーダ回路と同一となん ま
た 従来例において定電流源２の電流値をＩｓ十Ｉｃと
すれ（′Ｌ 速度は本発明の第１図と等しくなる力丈
ラッチ時にも電流がＩｃ分余計に流れるため消費電力が
増犬すも （実施例２） 第２図は本発明の第２の実施例におけるＡ／Ｄ変換器の
２ビットのエンコーダ回路であり、 ９はエンコーダの
入力（コンパレー夕の出力）信号ヲ判別してクロック制
御電流源をスイッチさせるための論理回路で構戒された
入力信号判別回路玄他の構或は第１図と同様であるので
、同一構戊部分には同一番号を付加して詳細な説明を省
略すも以上のように構或された本実施例のエンコーダ回
路について、以下その動作を説明すも 信号判別手段９（友 ビット線６．７への入力信号を判
別するためのＮＯＲ回路と、その出力とクロック信号か
らクロック制御電流源８をスイッチさせるためのＡＮＤ
回路から戊っていも 今、クロック信号が１の時がスル
ー時で、 ０の時をラッチ時とする。クロックがＯの時
！１ＡＮＤ回路の出力はＮＯＲ回路の出力に関係なく０
となるので、クロック制御電流源８は動作しな１，％
クロックが１の啄 クロック制御電流源８が動作する
の（よＮＯＲ回路の出力がｌの隊 即ちエンコーダ回路
への入力（コンパレー夕の出力）が０の時のみであり、
エンコーダへの入力が１の時に＆友 クロック制御電流
源８は動作しな（ち 例えば トランジスタ４へ信号ｌ
が入って、 トランジ文夕３、 ５には信号Ｏが入った
場合、ビット線７の電位は１となり、 ビット線６の電
位はＯとなる力交 この隊第２図において左側（クロッ
ク入力側）のＮＯＲ回路への人力が（１０）となり出力
がＯとなるた△ ビット線７に接続されたクロック制御
電流源８は動作しなｕ％ また 図において右側（ビ
ット線側）のＮＯＲ回路への入力は（００）で出力が１
となるたへ クロックが１の時に（表 ビット線６に接
続されたクロック制御電流源８は動作して、ビット線６
の電位を引き下げる補助回路として働くことになん 実
施例１において（上 スルー時には すべてのクロック
制御電流源８を動作させるたべ 電位を引き下げる必要
のないビット線にも電流を流すことになり、速度的には
問題ない力丈必要のない電流分だけ消費電力が無駄とな
も 実施例２では 電位を引き下げる必要のないビット
線を判別してそのビット線に接続されたクロック制御電
流源をＯＦＦさせるた△ 速度的には第１の実施例と同
等の効果で、さらに 消費電力の節約ができも 以上のように 本実施例によればクロック制御によりビ
ット線の電流値を必要時のみ増加させることにより、必
要以上の消費電力の増加を抑えてコーディングの時間を
短縮することができも発明の効果 以上の説明から明らかなように 本発明によればビット
数の多いエンコーダ回路の速度を、消費電力の増加をで
きるだけ少なくして上げることができ、その実用的効果
は大き戎
の立ち上がり時間ζ友 定電流源２の電流値にはほとん
ど依存せず、おもに駆動用トランジスタ３〜５の性能に
よるたべ 本発明によってマイナスの影響を受けること
はほとんどな１１′Ｉｏ （Ｃ）ビット線の電位が保持される場合この場合、クロ
ック制御電流源８によって流される電流分だけ３〜５か
ら流し込むた数 ビット線の電位には影響がな〜も・ またラッチ時に（よ クロック制御電流源８はＯＦＦＬ
ているた敗 従来例のエンコーダ回路と同一となん ま
た 従来例において定電流源２の電流値をＩｓ十Ｉｃと
すれ（′Ｌ 速度は本発明の第１図と等しくなる力丈
ラッチ時にも電流がＩｃ分余計に流れるため消費電力が
増犬すも （実施例２） 第２図は本発明の第２の実施例におけるＡ／Ｄ変換器の
２ビットのエンコーダ回路であり、 ９はエンコーダの
入力（コンパレー夕の出力）信号ヲ判別してクロック制
御電流源をスイッチさせるための論理回路で構戒された
入力信号判別回路玄他の構或は第１図と同様であるので
、同一構戊部分には同一番号を付加して詳細な説明を省
略すも以上のように構或された本実施例のエンコーダ回
路について、以下その動作を説明すも 信号判別手段９（友 ビット線６．７への入力信号を判
別するためのＮＯＲ回路と、その出力とクロック信号か
らクロック制御電流源８をスイッチさせるためのＡＮＤ
回路から戊っていも 今、クロック信号が１の時がスル
ー時で、 ０の時をラッチ時とする。クロックがＯの時
！１ＡＮＤ回路の出力はＮＯＲ回路の出力に関係なく０
となるので、クロック制御電流源８は動作しな１，％
クロックが１の啄 クロック制御電流源８が動作する
の（よＮＯＲ回路の出力がｌの隊 即ちエンコーダ回路
への入力（コンパレー夕の出力）が０の時のみであり、
エンコーダへの入力が１の時に＆友 クロック制御電流
源８は動作しな（ち 例えば トランジスタ４へ信号ｌ
が入って、 トランジ文夕３、 ５には信号Ｏが入った
場合、ビット線７の電位は１となり、 ビット線６の電
位はＯとなる力交 この隊第２図において左側（クロッ
ク入力側）のＮＯＲ回路への人力が（１０）となり出力
がＯとなるた△ ビット線７に接続されたクロック制御
電流源８は動作しなｕ％ また 図において右側（ビ
ット線側）のＮＯＲ回路への入力は（００）で出力が１
となるたへ クロックが１の時に（表 ビット線６に接
続されたクロック制御電流源８は動作して、ビット線６
の電位を引き下げる補助回路として働くことになん 実
施例１において（上 スルー時には すべてのクロック
制御電流源８を動作させるたべ 電位を引き下げる必要
のないビット線にも電流を流すことになり、速度的には
問題ない力丈必要のない電流分だけ消費電力が無駄とな
も 実施例２では 電位を引き下げる必要のないビット
線を判別してそのビット線に接続されたクロック制御電
流源をＯＦＦさせるた△ 速度的には第１の実施例と同
等の効果で、さらに 消費電力の節約ができも 以上のように 本実施例によればクロック制御によりビ
ット線の電流値を必要時のみ増加させることにより、必
要以上の消費電力の増加を抑えてコーディングの時間を
短縮することができも発明の効果 以上の説明から明らかなように 本発明によればビット
数の多いエンコーダ回路の速度を、消費電力の増加をで
きるだけ少なくして上げることができ、その実用的効果
は大き戎
【図面の簡単な説明】
第１図は本発明の第１の実施例におけるエンコーダ回路
の回路諷 第２図は本発明の第２の実施例におけるエン
コーダ回路の回路は 第３図は従来のエンコーダ回路の
回路図であも ■・・・電源電ｆｆ．２・・・定電流ｆＬ ３〜５・・
・バイボーラＮＰＮ トランジス久 ６，７・・・コー
ディング用ビット颯 ８・・・クロツク制御電流？ｆ９
％ ９・・・入力信号判別回区
の回路諷 第２図は本発明の第２の実施例におけるエン
コーダ回路の回路は 第３図は従来のエンコーダ回路の
回路図であも ■・・・電源電ｆｆ．２・・・定電流ｆＬ ３〜５・・
・バイボーラＮＰＮ トランジス久 ６，７・・・コー
ディング用ビット颯 ８・・・クロツク制御電流？ｆ９
％ ９・・・入力信号判別回区
Claims (2)
- （１）ビット数に応じたビット線と、前記ビット線を駆
動する駆動手段と、前記ビット線に電流を流す定電流源
を有するマトリックス型エンコーダ回路において、前記
駆動手段を動作させるクロックパルスと、前記クロック
パルスに同期して前記ビット線に流す電流を増加させる
クロック制御電流源を有することを特徴とするエンコー
ダ回路。 - （２）ビット線を駆動する駆動手段への入力信号を判別
して、クロック制御電流源のスイッチングを行う判別手
段を有することを特徴とする特許請求の範囲第１項記載
のエンコーダ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1203333A JPH0316319A (ja) | 1989-03-29 | 1989-08-04 | エンコーダ回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-78817 | 1989-03-29 | ||
| JP7881789 | 1989-03-29 | ||
| JP1203333A JPH0316319A (ja) | 1989-03-29 | 1989-08-04 | エンコーダ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0316319A true JPH0316319A (ja) | 1991-01-24 |
Family
ID=26419869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1203333A Pending JPH0316319A (ja) | 1989-03-29 | 1989-08-04 | エンコーダ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0316319A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11117781B2 (en) | 2018-05-02 | 2021-09-14 | Otis Elevator Company | Vertical bounce detection and mitigation |
-
1989
- 1989-08-04 JP JP1203333A patent/JPH0316319A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11117781B2 (en) | 2018-05-02 | 2021-09-14 | Otis Elevator Company | Vertical bounce detection and mitigation |
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