JPH03125531U - - Google Patents

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JPH03125531U
JPH03125531U JP3372790U JP3372790U JPH03125531U JP H03125531 U JPH03125531 U JP H03125531U JP 3372790 U JP3372790 U JP 3372790U JP 3372790 U JP3372790 U JP 3372790U JP H03125531 U JPH03125531 U JP H03125531U
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JP
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input
inverter circuit
power supply
resistor
supply terminal
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JP3372790U
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Description

【図面の簡単な説明】
第１図は本考案の第１の実施例のプルアツプ入
力回路図、第２図は本考案の第２の実施例のプル
ダウン入力回路図である。第３図ａは従来のプル
アツプ入力回路図、第３図ｂは従来のプルダウン
入力回路図である。 １……入力端子、２ａ……プルアツプ抵抗、２
ｂ……プルダウン抵抗、３ａ……正電源端子、３
ｂ……負電源端子、５……インバータ回路、６…
…抵抗、１４……ＰＭＯＳトランジスタ、２４…
…ＮＭＯＳトランジスタ。

Claims (1)

  1. 【実用新案登録請求の範囲】 (1) 第１、第２の抵抗とＰＭＯＳトランジスタ
    とインバータ回路を有し、前記第１の抵抗の一端
    が入力端子に、他端が正電源端子に接続され、前
    記第２の抵抗の一端が入力端子に、他端が前記イ
    ンバータ回路の入力に接続され、前記インバータ
    回路の出力が前記ＰＭＯＳトランジスタのゲート
    に接続され、前記ＰＭＯＳトランジスタのソース
    が正電源端子に、ドレインが前記インバータ回路
    の入力に接続されたことを特徴とする入力回路。 (2) 第１、第２の抵抗とＮＭＯＳトランジスタ
    とインバータ回路を有し、前記第１の抵抗の一端
    が入力端子に、他端が負電源端子に接続され、前
    記第２の抵抗の一端が入力端子に、他端が前記イ
    ンバータ回路の入力に接続され、前記インバータ
    回路の出力が前記ＮＭＯＳトランジスタのゲート
    に接続され、前記ＮＭＯＳトランジスタのソース
    が負電源端子に、ドレインが前記インバータ回路
    の入力に接続されたことを特徴とする入力回路。
JP3372790U 1990-03-29 1990-03-29 Pending JPH03125531U (ja)

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JP3372790U JPH03125531U (ja) 1990-03-29 1990-03-29

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JPH03125531U true JPH03125531U (ja) 1991-12-18

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JP3372790U Pending JPH03125531U (ja) 1990-03-29 1990-03-29

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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58120321A (ja) * 1982-01-12 1983-07-18 Nec Corp 入力回路
JPH01154620A (ja) * 1987-12-10 1989-06-16 Nec Corp 半導体集積回路
JPH03203409A (ja) * 1989-12-29 1991-09-05 Nec Corp プルアップ入力回路およびプルダウン入力回路

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58120321A (ja) * 1982-01-12 1983-07-18 Nec Corp 入力回路
JPH01154620A (ja) * 1987-12-10 1989-06-16 Nec Corp 半導体集積回路
JPH03203409A (ja) * 1989-12-29 1991-09-05 Nec Corp プルアップ入力回路およびプルダウン入力回路

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