JPH03203409A - プルアップ入力回路およびプルダウン入力回路 - Google Patents
プルアップ入力回路およびプルダウン入力回路Info
- Publication number
- JPH03203409A JPH03203409A JP1341084A JP34108489A JPH03203409A JP H03203409 A JPH03203409 A JP H03203409A JP 1341084 A JP1341084 A JP 1341084A JP 34108489 A JP34108489 A JP 34108489A JP H03203409 A JPH03203409 A JP H03203409A
- Authority
- JP
- Japan
- Prior art keywords
- pull
- input
- resistor
- circuit
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000036039 immunity Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路の入力に利用する。特に、正レベルま
たは負レベルと高インピーダンスとで表される二値信号
を入力とする入力回路に関する。
たは負レベルと高インピーダンスとで表される二値信号
を入力とする入力回路に関する。
本発明は、負レベルまたは正レベルと高インピーダンス
とで表される二値信号を入力とするプルアップ入力回路
またはプルダウン入力回路において、 ＭＯＳ）ランジスタを用いてプルアップ抵抗値またはプ
ルダウン抵抗値を制御することにより、回路構成を簡単
化し、雑音に対する耐性を確保したまま回路電流を削減
できるようにするものである。
とで表される二値信号を入力とするプルアップ入力回路
またはプルダウン入力回路において、 ＭＯＳ）ランジスタを用いてプルアップ抵抗値またはプ
ルダウン抵抗値を制御することにより、回路構成を簡単
化し、雑音に対する耐性を確保したまま回路電流を削減
できるようにするものである。
第３図は従来例プルアップ入力回路を示す。
入力端子３１には、負レベルと高インピーダンスとで表
される二値信号が入力される。この入力端子３１は、プ
ルアップ抵抗３２を介して正電源端子３３に接続される
とともに、シュミット回路３４に接続される。
される二値信号が入力される。この入力端子３１は、プ
ルアップ抵抗３２を介して正電源端子３３に接続される
とともに、シュミット回路３４に接続される。
入力端子３１０入力信号が高インピーダンスの場合には
、プルアップ抵抗３２による電圧降下が小さく、その信
号が正レベルと認識される。入力信号が負レベルのとき
には、そのまま負レベルと認識される。
、プルアップ抵抗３２による電圧降下が小さく、その信
号が正レベルと認識される。入力信号が負レベルのとき
には、そのまま負レベルと認識される。
シュミット回路３４は、入力にヒステリシス幅をもたせ
、入力しきい値近傍の雑音による誤動作を防止する。
、入力しきい値近傍の雑音による誤動作を防止する。
第４図は従来例プルダウン入力回路を示す。
プルダウン入力回路は、入力端子４１に正レベルと高イ
ンピーダンスとで表される二値信号が入力され、この入
力端子４１がプルダウン抵抗４２を介して負電源端子４
３に接続される。入力端子４１はまた、シ纂ミツト回路
４４に接続される。
ンピーダンスとで表される二値信号が入力され、この入
力端子４１がプルダウン抵抗４２を介して負電源端子４
３に接続される。入力端子４１はまた、シ纂ミツト回路
４４に接続される。
このプルダウン入力回路は、プルアップ入力回路と正負
が逆であり、入力信号が高インピーダンスとなったとき
、それを負レベルとして認識する。
が逆であり、入力信号が高インピーダンスとなったとき
、それを負レベルとして認識する。
プルアップ入力回路やプルダウン入力回路では、入力信
号が高インピーダンスではないときに、プルアップ抵抗
またはプルダウン抵抗を通して電流が流れる。消費電力
削減のためこの電流を小さくするには、プルアップ抵抗
、プルダウン抵抗の抵抗値を大きくとればよい。しかし
、抵抗値が大きいと、入力信号が高インピーダンスのと
きに雑音の影響を受けやすくなる欠点がある。
号が高インピーダンスではないときに、プルアップ抵抗
またはプルダウン抵抗を通して電流が流れる。消費電力
削減のためこの電流を小さくするには、プルアップ抵抗
、プルダウン抵抗の抵抗値を大きくとればよい。しかし
、抵抗値が大きいと、入力信号が高インピーダンスのと
きに雑音の影響を受けやすくなる欠点がある。
また、シュミット回路としては種々のものが知られてい
るが、その回路構成は複雑である。
るが、その回路構成は複雑である。
本発明は、以上の問題点を解決し、回路構成が簡単で、
雑音による影響が小さく、しかも回路電流の小さいプル
アップ入力回路およびプルダウン入力回路を提供するこ
とを目的とする。
雑音による影響が小さく、しかも回路電流の小さいプル
アップ入力回路およびプルダウン入力回路を提供するこ
とを目的とする。
本発明のプルアップ入力回路は、入力信号が負レベルで
あるか高インピーダンスであるかを判定するため、プル
アップ抵抗の端子電圧を入力とするインバータ回路と、
プルアップ抵抗に並列に接続されインバータ回路の出力
がゲートに接続されたＰＭＯＳトランジスタとを備え、
判定しきい値にヒステリシスをもたせるため、入力端子
とプルアップ抵抗との間に入力抵抗が挿入されたことを
特徴とする。
あるか高インピーダンスであるかを判定するため、プル
アップ抵抗の端子電圧を入力とするインバータ回路と、
プルアップ抵抗に並列に接続されインバータ回路の出力
がゲートに接続されたＰＭＯＳトランジスタとを備え、
判定しきい値にヒステリシスをもたせるため、入力端子
とプルアップ抵抗との間に入力抵抗が挿入されたことを
特徴とする。
本発明のプルダウン入力回路は、入力信号が正レベルで
あるか高インピーダンスであるかを判定するため、プル
ダウン抵抗の端子電圧を入力とするインバータ回路と、
プルダウン抵抗に並列に接続されインバータ回路の出力
がゲートに接続されたＮＭＯＳトランジスタとを備え、
判定しきい値にヒステリシスをもたせるため、入力端子
とプルダウン抵抗との間に入力抵抗が挿入されたことを
特徴とする特 〔作 用〕 ＰＭＯＳトランジスタ、ＮＭＯＳ）ランジスタは、入力
信号が高インピーダンスのときに導通する。このため、
高インピーダンス時のプルアップ抵抗値、プルダウン抵
抗値が小さくなり、インバータ回路の入力が電源電圧に
近づくとともに、雑音に対する耐性が得られる。また、
抵抗値が小さくても入力が高インピーダンスなので、電
流はあまり流れない。
あるか高インピーダンスであるかを判定するため、プル
ダウン抵抗の端子電圧を入力とするインバータ回路と、
プルダウン抵抗に並列に接続されインバータ回路の出力
がゲートに接続されたＮＭＯＳトランジスタとを備え、
判定しきい値にヒステリシスをもたせるため、入力端子
とプルダウン抵抗との間に入力抵抗が挿入されたことを
特徴とする特 〔作 用〕 ＰＭＯＳトランジスタ、ＮＭＯＳ）ランジスタは、入力
信号が高インピーダンスのときに導通する。このため、
高インピーダンス時のプルアップ抵抗値、プルダウン抵
抗値が小さくなり、インバータ回路の入力が電源電圧に
近づくとともに、雑音に対する耐性が得られる。また、
抵抗値が小さくても入力が高インピーダンスなので、電
流はあまり流れない。
入力信号が高インピーダンスでない場合には、ＰＭＯＳ
トランジスタ、ＮＭＯＳ）ランジスタが非導通となり、
プルアップ抵抗値、プルダウン抵抗値が大きくなる。こ
のため、インバータ回路の入力が電源電圧と大きく異な
る値となるとともに、消費電流が小さくなる。
トランジスタ、ＮＭＯＳ）ランジスタが非導通となり、
プルアップ抵抗値、プルダウン抵抗値が大きくなる。こ
のため、インバータ回路の入力が電源電圧と大きく異な
る値となるとともに、消費電流が小さくなる。
また、入力端子とプルアップ抵抗またはプルダウン抵抗
との間に入力抵抗を挿入することにより、判定しきい値
にヒステリシスをもたせることができる。
との間に入力抵抗を挿入することにより、判定しきい値
にヒステリシスをもたせることができる。
第１図は本発明第一実施例プルアップ入力回路を示す。
このプルアップ入力回路は、負レベルと高インピーダン
スとで表される二値信号が入力される入力端子１１と、
正電源に接続される正電源端子１３と、入力端子１１と
正電源端子１３との間に接続されたプルアップ抵抗１２
と、このプルアップ抵抗１２の端子電圧により入力端子
１１の信号が負レベルであるか高インピーダンスである
かを判定する判定手段と、この判定手段のしきい値にヒ
ステリシスをもたせるヒステリシス手段とを備える。
スとで表される二値信号が入力される入力端子１１と、
正電源に接続される正電源端子１３と、入力端子１１と
正電源端子１３との間に接続されたプルアップ抵抗１２
と、このプルアップ抵抗１２の端子電圧により入力端子
１１の信号が負レベルであるか高インピーダンスである
かを判定する判定手段と、この判定手段のしきい値にヒ
ステリシスをもたせるヒステリシス手段とを備える。
ここで本実施例の特徴とするところは、判定手段として
、プルアップ抵抗１２の端子電圧を入力とするインバー
タ回路１５と、プルアップ抵抗１２に並列に接続されイ
ンバータ回路１５の出力がゲートに接続されたＰＭＯＳ
トランジスタ１４とを備え、ヒステリシス手段として、
入力端子１１とプルアップ抵抗１２との間に接続された
入力抵抗１６を備えたことにある。
、プルアップ抵抗１２の端子電圧を入力とするインバー
タ回路１５と、プルアップ抵抗１２に並列に接続されイ
ンバータ回路１５の出力がゲートに接続されたＰＭＯＳ
トランジスタ１４とを備え、ヒステリシス手段として、
入力端子１１とプルアップ抵抗１２との間に接続された
入力抵抗１６を備えたことにある。
入力端子ｌｌが負レベルのときには、インバータ回路１
５の出力が正レベルとなるため、ＰＭＯＳトランジスタ
１４は導通しない。入力端子１１が高インピーダンスに
なると、プルアップ抵抗１２による電圧降下が小さく、
インバータ回路１５の入力が正レベルとなる。このため
インバータ回路１５の出力は負レベルとなり、ＰＭＯＳ
トランジスタ１４は導通する。
５の出力が正レベルとなるため、ＰＭＯＳトランジスタ
１４は導通しない。入力端子１１が高インピーダンスに
なると、プルアップ抵抗１２による電圧降下が小さく、
インバータ回路１５の入力が正レベルとなる。このため
インバータ回路１５の出力は負レベルとなり、ＰＭＯＳ
トランジスタ１４は導通する。
プルアップ抵抗１２の抵抗値Ｒ１が例えば数１００にΩ
と大きく、ＰＭＯＳトランジスタ１４のオンのときの抵
抗値Ｒ５が例えば数にΩと小さいとすると、入力信号が
負レベルのときには、プルアップ抵抗値がほぼＲ，とな
り、回路電流が小さくなる。
と大きく、ＰＭＯＳトランジスタ１４のオンのときの抵
抗値Ｒ５が例えば数にΩと小さいとすると、入力信号が
負レベルのときには、プルアップ抵抗値がほぼＲ，とな
り、回路電流が小さくなる。
また、入力信号が高インピーダンスのときには、プルア
ップ抵抗値がＲ＋ とＲ３の並列接続と等価になり、雑
音の影響を防ぐことができる。
ップ抵抗値がＲ＋ とＲ３の並列接続と等価になり、雑
音の影響を防ぐことができる。
入力抵抗１６は、プルアップ入力回路にヒステリシスを
もたせる。ここで、入力抵抗１６の抵抗値をＲ２、イン
バータ回路１５のしきい値をＶＴ 、正電源端子１３の
電圧値をＶ ＣＣとして説明する。
もたせる。ここで、入力抵抗１６の抵抗値をＲ２、イン
バータ回路１５のしきい値をＶＴ 、正電源端子１３の
電圧値をＶ ＣＣとして説明する。
入力信号がそれまで負レベルであるとき、インバータ回
１１５の入力電圧がＶ、となるための入力端子１１の電
圧、すなわち入力信号が負レベルから高インピーダンス
に遷移したと判定されるしきい値Ｖ？Ｈは、ＰＭＯＳト
ランジスタ１４がオフなので、ｈ＋ となる。また、入力信号が高インピーダンスから負レベ
ルに遷移したと判定されるしきい値ＶＴＬは、ＰＭＯＳ
トランジスタ１４がオンなので、となる。ここでＲｔ
＞ Ｒａ 、Ｒｓ とすると、Ｖｔ１４！＝ｌＶｙ となる。すなわち、プルアップ入力回路にヒステリシス
をもたせることができる。
１１５の入力電圧がＶ、となるための入力端子１１の電
圧、すなわち入力信号が負レベルから高インピーダンス
に遷移したと判定されるしきい値Ｖ？Ｈは、ＰＭＯＳト
ランジスタ１４がオフなので、ｈ＋ となる。また、入力信号が高インピーダンスから負レベ
ルに遷移したと判定されるしきい値ＶＴＬは、ＰＭＯＳ
トランジスタ１４がオンなので、となる。ここでＲｔ
＞ Ｒａ 、Ｒｓ とすると、Ｖｔ１４！＝ｌＶｙ となる。すなわち、プルアップ入力回路にヒステリシス
をもたせることができる。
第２図は本発明第二実施例プルダウン入力回線を示す。
このプルダウン入力回路は、正レベルと高インピーダン
スとで表される二値信号が入力される入力端子２１と、
負電源に接続される負電源端子２３と、入力端子２１と
負電源端子２３との間に接続されたプルダウン抵抗２２
と、このプルダウン抵抗２２の端子電圧により入力端子
２１の信号が正レベルであるか高インピーダンスである
かを判定する判定手段と、この判定手段のしきい値にヒ
ステリシスをもたせるヒステリシス手段とを備える。
スとで表される二値信号が入力される入力端子２１と、
負電源に接続される負電源端子２３と、入力端子２１と
負電源端子２３との間に接続されたプルダウン抵抗２２
と、このプルダウン抵抗２２の端子電圧により入力端子
２１の信号が正レベルであるか高インピーダンスである
かを判定する判定手段と、この判定手段のしきい値にヒ
ステリシスをもたせるヒステリシス手段とを備える。
ここで本実施例の特徴とするところは、判定手段として
、プルダウン抵抗２２の端子電圧を入力とするインバー
タ回路２５と、プルダウン抵抗２２に並列に接続されイ
ンバータ回路１５の出力がゲートに接続されたＮＭＯＳ
トランジスタ２４とを備え、ヒステリシス手段として、
入力端子２１とプルダウン抵抗２２との間に接続された
入力抵抗２６を備えたことにある。
、プルダウン抵抗２２の端子電圧を入力とするインバー
タ回路２５と、プルダウン抵抗２２に並列に接続されイ
ンバータ回路１５の出力がゲートに接続されたＮＭＯＳ
トランジスタ２４とを備え、ヒステリシス手段として、
入力端子２１とプルダウン抵抗２２との間に接続された
入力抵抗２６を備えたことにある。
入力端子２１が正レベルのときには、インバータ回１８
２５の出力が負レベルとなるため、ＮＭＯＳトランジス
タ２４は導通しない。入力端子２１が高インピーダンス
になると、インバータ回路２５の入力が負レベルとなる
。このためインバータ回路２５の出力は正レベルとなり
、ＮＭＯＳトランジスタ２４は導通する。
２５の出力が負レベルとなるため、ＮＭＯＳトランジス
タ２４は導通しない。入力端子２１が高インピーダンス
になると、インバータ回路２５の入力が負レベルとなる
。このためインバータ回路２５の出力は正レベルとなり
、ＮＭＯＳトランジスタ２４は導通する。
プルダウン抵抗２２の抵抗値が例えば数１００にΩと大
きく、ＮＭＯＳトランジスタ２４のオン抵抗値が例えば
数にΩと小さいとすると、入力信号が正レベルのときに
は、プルダウン抵抗値が高くなり回路電流が小さくなる
。また、入力信号が高インピーダンスのときには、プル
ダウン抵抗２２とＮＭＯＳトランジスタ２４のオン抵抗
とが並列接続され、雑音の影響を防ぐことができる。
きく、ＮＭＯＳトランジスタ２４のオン抵抗値が例えば
数にΩと小さいとすると、入力信号が正レベルのときに
は、プルダウン抵抗値が高くなり回路電流が小さくなる
。また、入力信号が高インピーダンスのときには、プル
ダウン抵抗２２とＮＭＯＳトランジスタ２４のオン抵抗
とが並列接続され、雑音の影響を防ぐことができる。
入力抵抗２６はプルダウン入力回路にヒステリシスをも
たせる。プルダウン抵抗２２の抵抗値をＲ１、入力抵抗
２６の抵抗値をＲｇ 、ＮＭＯＳ ）ランジスタ２４の
オン抵抗値をＲ３、インバータ回路２５のしきい値をＶ
、として説明する。
たせる。プルダウン抵抗２２の抵抗値をＲ１、入力抵抗
２６の抵抗値をＲｇ 、ＮＭＯＳ ）ランジスタ２４の
オン抵抗値をＲ３、インバータ回路２５のしきい値をＶ
、として説明する。
入力信号がそれまで高インピーダンスであるとき、イン
バータ回路２５の入力端子がｖ７となるための入力端子
２１の電圧、すなわち入力信号が高インピーダンスから
正レベルに遷移したと判定されるしきい値ＶＴＨは、Ｎ
ＭＯＳトランジスタ２４がオンなので、 となる。また、入力信号が正レベルから高インピーダン
スに遷移したと判定されるしきい値ＶＴＬは、ＮＭＯＳ
トランジスタ２４がオフなので、となる。ここでＲ＋
＞Ｒａ 、Ｒｓ とすると、ＶＴＬちｖ７ となる。すなわち、プルダウン入力回路にヒステリシス
をもたせることができる。
バータ回路２５の入力端子がｖ７となるための入力端子
２１の電圧、すなわち入力信号が高インピーダンスから
正レベルに遷移したと判定されるしきい値ＶＴＨは、Ｎ
ＭＯＳトランジスタ２４がオンなので、 となる。また、入力信号が正レベルから高インピーダン
スに遷移したと判定されるしきい値ＶＴＬは、ＮＭＯＳ
トランジスタ２４がオフなので、となる。ここでＲ＋
＞Ｒａ 、Ｒｓ とすると、ＶＴＬちｖ７ となる。すなわち、プルダウン入力回路にヒステリシス
をもたせることができる。
以上説明したように、本発明のプルアップ入力回路およ
びプルダウン入力回路は、入力信号のレベルによってプ
ルアップ抵抗、プルダウン抵抗の抵抗値を変えることが
でき、また、入力端子に直列に入力抵抗を挿入すること
により、簡単な回路構成で入力回路にヒステリシスをも
たせることができる。ごれにより、雑音耐性を悪化させ
ることなく回路電流を削減できる効果がある。
びプルダウン入力回路は、入力信号のレベルによってプ
ルアップ抵抗、プルダウン抵抗の抵抗値を変えることが
でき、また、入力端子に直列に入力抵抗を挿入すること
により、簡単な回路構成で入力回路にヒステリシスをも
たせることができる。ごれにより、雑音耐性を悪化させ
ることなく回路電流を削減できる効果がある。
第１図は本発明第一実施例プルアップ入力回路の回路図
。 第２図は本発明第二実施例プルダウン入力回路の回路図
。 第３図は従来例プルアップ入力回路の回路図。 第４図は従来例プルダウン入力回路の回路図。 １１．２１３１．４１・・・入力端子、１２．３２・・
・プルアップ抵抗、２２．４２・・・プルダウン抵抗、
１３．３３・・・正電源端子、２３．４３・・・負電源
端子、１４・・・ＰＭＯＳトランジスタ、２４・・・Ｎ
ＭＯＳトランジスタ、工５．２５・・・インバータ回路
、１６．２５・・・入力抵抗、３４．４４・・・シュミ
ット回路。
。 第２図は本発明第二実施例プルダウン入力回路の回路図
。 第３図は従来例プルアップ入力回路の回路図。 第４図は従来例プルダウン入力回路の回路図。 １１．２１３１．４１・・・入力端子、１２．３２・・
・プルアップ抵抗、２２．４２・・・プルダウン抵抗、
１３．３３・・・正電源端子、２３．４３・・・負電源
端子、１４・・・ＰＭＯＳトランジスタ、２４・・・Ｎ
ＭＯＳトランジスタ、工５．２５・・・インバータ回路
、１６．２５・・・入力抵抗、３４．４４・・・シュミ
ット回路。
Claims (1)
- 【特許請求の範囲】 １、負レベルと高インピーダンスとで表される二値信号
が入力される入力端子と、 正電源に接続される正電源端子と、 前記入力端子と前記正電源端子との間に接続されたプル
アップ抵抗と、 このプルアップ抵抗の端子電圧により前記入力端子の信
号が負レベルであるか高インピーダンスであるかを判定
する判定手段と、 この判定手段のしきい値にヒステリシスをもたせるヒス
テリシス手段と を備えたプルアップ入力回路において、 前記判定手段は、前記プルアップ抵抗の端子電圧を入力
とするインバータ回路と、前記プルアップ抵抗に並列に
接続され前記インバータ回路の出力がゲートに接続され
たＰＭＯＳトランジスタとを含み、 前記ヒステリシス手段は前記入力端子と前記プルアップ
抵抗との間に接続された入力抵抗を含むことを特徴とす
るプルアップ入力回路。 ２、正レベルと高インピーダンスとで表される二値信号
が入力される入力端子と、 負電源に接続される負電源端子と、 前記入力端子と前記負電源端子との間に接続されたプル
ダウン抵抗と、 このプルダウン抵抗の端子電圧により前記入力端子の信
号が正レベルであるか高インピーダンスであるかを判定
する判定手段と、 この判定手段のしきい値にヒステリシスをもたせるヒス
テリシス手段と を備えたプルダウン入力回路において、 前記判定手段は、前記プルダウン抵抗の端子電圧を入力
とするインバータ回路と、前記プルアップ抵抗に並列に
接続され前記インバータ回路の出力がゲートに接続され
たＮＭＯＳトランジスタとを含み、 前記ヒステリシス手段は前記入力端子と前記プルダウン
抵抗との間に接続された入力抵抗を含むことを特徴とす
るプルダウン入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1341084A JPH03203409A (ja) | 1989-12-29 | 1989-12-29 | プルアップ入力回路およびプルダウン入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1341084A JPH03203409A (ja) | 1989-12-29 | 1989-12-29 | プルアップ入力回路およびプルダウン入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03203409A true JPH03203409A (ja) | 1991-09-05 |
Family
ID=18343103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1341084A Pending JPH03203409A (ja) | 1989-12-29 | 1989-12-29 | プルアップ入力回路およびプルダウン入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03203409A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03125531U (ja) * | 1990-03-29 | 1991-12-18 | ||
| EP0771072A1 (en) | 1995-10-25 | 1997-05-02 | Nec Corporation | Input circuit for mode setting |
| DE10118863A1 (de) * | 2001-04-18 | 2002-10-31 | Infineon Technologies Ag | Elektrische Schaltung |
-
1989
- 1989-12-29 JP JP1341084A patent/JPH03203409A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03125531U (ja) * | 1990-03-29 | 1991-12-18 | ||
| EP0771072A1 (en) | 1995-10-25 | 1997-05-02 | Nec Corporation | Input circuit for mode setting |
| DE10118863A1 (de) * | 2001-04-18 | 2002-10-31 | Infineon Technologies Ag | Elektrische Schaltung |
| US6972595B2 (en) | 2001-04-18 | 2005-12-06 | Infineon Technologies Ag | Electrical circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0303341B1 (en) | Output buffer circuits | |
| US5581206A (en) | Power level detection circuit | |
| US6323704B1 (en) | Multiple voltage compatible I/O buffer | |
| US4988888A (en) | CMOS output circuit with intermediate potential setting means | |
| US5900741A (en) | CMOS buffer having stable threshold voltage | |
| US3873856A (en) | Integrated circuit having a voltage hysteresis for use as a schmitt trigger | |
| US4728822A (en) | Data processing system with improved output function | |
| US3980898A (en) | Sense amplifier with tri-state bus line capabilities | |
| US5079439A (en) | Noise rejecting TTL to CMOS input buffer | |
| JPH06209252A (ja) | Ｃｍｏｓ入力段 | |
| US4307306A (en) | IC Clamping circuit | |
| US4504745A (en) | Clocked tri-state driver circuit | |
| JPH03203409A (ja) | プルアップ入力回路およびプルダウン入力回路 | |
| US5408145A (en) | Low power consumption and high speed NOR gate integrated circuit | |
| US5952850A (en) | Input/output circuit and a method for controlling an input/output signal | |
| JPH0342910A (ja) | バッファ回路 | |
| JP2663732B2 (ja) | 論理判定回路 | |
| JPS5941205B2 (ja) | 電子回路 | |
| JP2646771B2 (ja) | 半導体集積回路 | |
| JPH10173508A (ja) | 信号入力回路及び信号入力方法 | |
| JPH07118517B2 (ja) | Ｍｏｓ型集積回路のテストインタ−フエ−ス | |
| JPH07130082A (ja) | ゼロクロス検出回路 | |
| JP2767911B2 (ja) | プルアップ・プルダウン入力回路 | |
| JPH0353712A (ja) | 入力バッファ回路 | |
| US20020158664A1 (en) | Electrical circuit |