JPH03126253A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体装置に適用して有効な技術に関するも
ので、特に、ＣＯＤドライバーを構成するＢｉ−０ＭＯ
８構造の半導体装置に利用して有効な技術に関するもの
である。

［従来の技術］ Ｂ１−ＣＭＯＳ構造の半導体装置を出力回路として用い
たものとしてＣＣＤ　（Ｃｈａｒｇｅ　Ｃｏｕｐｌｅｄ
Ｄｅｖｉｃｅ）　　ドライバーが知られており、このｃ
ｃＤドライバーにおいては、高耐圧ＭＯ３と低耐圧ＭＯ
３とが備えられている。

この半導体装置における出力回路の高耐圧ＮＭＯ８部の
一例の要部を示したのが、第５図、第６図である。

第５図において、符号ｌはＰ型半導体基板を、２はこの
Ｐ型半導体基板１表面に形成されるＮ＋埋込層を、３は
このＮ＋埋込層上に形成されるＰウェルを、７はこのＰ
ウェル３を図示されないＰＭｏ３やバイポーラトランジ
スタに対して絶縁分離するためのＰ型アイソ分離拡散層
をそれぞれ示しており、このＰウェル３にはＮＭｏ３を
構成する高濃度のＮ型ドレイン、ソース拡散層４，５が
、第５図、第６図に示されるように交互に形成され、こ
のドレイン、ソース拡散層４．５間のゲート絶縁膜９上
にはＮＭＯＳゲート６がそれぞれ配設されている。上記
Ｐウェル３内の端部にはＰ型ガードリング８が形成され
ており、このガードリング８は、例えばグランド電位に
接続され、Ｐウェル３の電位を固定するようになってい
る。

ここで、上記半導体装置においては、高耐圧化を図るべ
く、高濃度のＮ型ドレイン、ソース拡散層４，５の内側
には低濃度のＮ型拡散層４ａ、５ａが形成されている。

また、上記半導体装置においては、Ｗ（ゲート長さ）／
Ｌ（ゲート幅）を大きくすべくゲート長の長いゲートが
用いられるが、高集積化を図るために、ドレイン、ソー
ス拡散層４，５は交互に連続して並んで形成されており
、所謂サンドイッチ構造を採用している。

また、上記半導体装置においては、素子の無駄な面積を
なくすと共にゲート長を稼ごうと、Ｎ　ＭｏＳゲート６
は曲がって配設されている（第６図においては図が煩雑
になるのを避けるために直線として描かれている）。

なお、符号り、Ｓ、Ｇはドレイン電極、ソース電極、ガ
ードリング電極をそれぞれ示しており、図が煩雑になる
のを避けるために、ＰＭＯ３及びバイポーラトランジス
タについては省略されている。

［発明が解決しようとする課題］ しかしながら、上記半導体装置においては以下の問題点
がある。

すなわち、上記構成の高耐圧ＮＭＯＳにおいて、Ｗ／Ｉ
Ｊ、例えばＷ／Ｌ＝　１６００１５とした場合には、Ｂ
　Ｖ　ｏｓｓｍｉｎ　（ソース、ドレイン間のブレーク
ダウン電圧）が約７ＶＬ、かなく、所望とされる９Ｖ電
源のＣＣＤドライバーには使用できないという問題点が
あった。

これは、ゲート６直下に生じる電界集中が大きく、ゲー
ト６オン時のドレイン、ソース拡散層４゜５間の耐圧の
低下を、上記低濃度拡散層４ａ、５ａでは防ぎきれない
からだと考えられる。

また、ＮＭｏ３を上述のようなサンドイッチ構造とした
場合には、ＮＭｏ３のバックゲートとなるＰウェル３の
電位固定用のガードリング８の配置場所がサンドイッチ
部の外側しかなく、従ってＷが大きくなるとゲート６の
羅列幅が長くなりガードリング８と最遠部のゲートまで
の距離が長くなってしまい、ドレイン拡散層４から基板
１に流れ込む電流が小さくても、第７図に示されるよう
な寄生ＮＰＮトランジスタがオンしてしまうことも一因
と考えられる。特に、ゲート６が曲がって構成されてい
ることから、その曲がりのためにガードリング８から遠
くなっている部位においてはその畏れは増々強くなる。

また、基板１とＰウェル３との間のＮ＋埋込層２が、ガ
ードリング８からゲート６直下までの抵抗値を増大して
おり、寄生ＮＰＮトランジスタをオンしやすくしている
という要因もある。

本発明は係る問題点に鑑みなされたものであって、高耐
圧化が図られ、Ｂ　Ｖ　ｏｓｓｍｉｎの向上がなされる
半導体装置を提供することを目的としている。

また、寄生ＮＰＮトランジスタの動作が抑止され、Ｂ　
Ｖ　ｏ　ｓｓｎ＋ｉｎの向上がなされる半導体装置を提
供することを目的としている。

また、高耐圧化が図られると共に寄生ＮＰＮ　トランジ
スタの動作が抑止され、Ｂ　Ｖ　ｏｓｓｍｉｎの向上が
なされる半導体装置を提供することを目的としている。

［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、第１発明は、ＮＭｏ３構造を含む半導体装置
において、ＮＭｏ３のドレイン濃度をソース濃度より高
くしたものである。

第２発明は、ＣＭＯＳ構造を含む半導体装置において、
ＮＭ’ｌＳＭｏＳゲート６に形成すると共に、同一Ｐウ
ェル上において隣接するＮＭＯＳゲートとの間にＰウェ
ルの電位固定用のコンタクトを形成したものである。

第３発明は、０ＭＯ３構造を含む半導体装置において、
ＮＭＯＳを囲むＰウェルとＰ型半導体基板とを直接コン
タクトさせたものである。

第４発明は、上記第１〜第３発明の少なくとも２つ以上
を備えるものである。

［作用コ 上記した第１発明の手段によれば、ＮＭＯＳのドレイン
濃度をソース濃度より高くするようにしたので、ゲート
直下の電界集中が緩和されるという作用により、高耐圧
化を図り、Ｂ　Ｖ　り５５ｍ１ｎの向上をなすという上
記目的が達成されることになる。

上記した第２発明の手段によれば、ＮＭＯＳゲートをリ
ニヤ状に形成すると共に、同一Ｐウェル上において隣接
するＮＭＯＳゲートとの間にＰウェルの電位固定用のコ
ンタクトを形成するようにしたので、リニヤ状のＮＭＯ
Ｓゲートに沿って形成されるドレイン、ソース拡散層と
Ｐウェルコンタクトとの間の距離がそれぞれ均等に、し
かも短くなるという作用により、寄生ＮＰＮトランジス
タの動作を抑止し、Ｂ　Ｖ　ｔ＞　５５ｍ１ｎの向上を
なすという上記目的が達成されることになる。

上記した第３発明の手段によれば、ＮＭＯＳを囲むＰウ
ェルとＰ型半導体基板とを直接コンタクトさせるように
したので、Ｎ＋埋込層がなくなることによりＰウェルの
電位固定用のコンタクトからゲート直下までの抵抗値が
低下するという作用により、寄生ＮＰＮトランジスタの
動作を抑止し、Ｂ　Ｖ　ｆ）ｓｓｍｉｎの向上をなすと
いう上記目的が達成されることになる。

上記した第４発明の手段によれば、上記第１〜第３発明
の少なくとも２つ以上を備えるようにしたので、高耐圧
化を図ると共に寄生ＮＰＮトランジスタの動作を抑止し
、Ｂ　Ｖ　ＤＳＳｍｊｎの向上をなすという上記目的が
達成されることになる。

［実施例］ 以下、本発明の実施例を図面を参照しながら説明する。

この実施例の半導体装置はＢ　ｉ−０ＭＯ３構造の半導
体装置を出力回路としたＣＯＤドライバーであり、この
実施例の半導体装置では、高耐圧ＭＯ８と低耐圧ＭＯ３
とが備えられている。

この実施例の出力回路における高耐圧ＮＭＯ８並びに同
一チップ上に形成されるバイポーラトランジスタを示し
たのが、第１図、第２図である。

第１図において、符号１０はＰ型半導体基板を示してお
り、高耐圧ＮＭＯＳが形成される部位のＰ型半導体基板
１上にはＰウェル１３が形成され、一方、それ以外のＰ
型半導体基板１表面にはＮ＋埋込層１２並びにこのＮ＋
埋込層１２上に成長されるＮ型エピタキシャル層１１が
形成されている。

上記Ｐウェル１３にはＮＭＯＳを構成する高濃度のＮ型
ドレイン、ソース拡散層１４．１５が並んで形成されて
おり、このうちＮ型ドレイン拡散層１４には高濃度のＮ
型拡散層２４が重ねて形成されている。このドレイン、
ソース拡散層１４，１５間のゲート絶縁膜１９上には、
例えばポリシリコンよりなるＮＭＯＳゲート１６が配設
されており、このＮＭＯＳゲート１６は、第２図に示さ
れるように全てリニヤ状に形成されている。ドレイン、
ソース拡散層１４．１５には、第２図に示されるように
バターニングされた、例えばアルミニウムよりなる配線
１４ｂ、１５ｂに接続されるドレイン、ソース電極１４
ａ、１５ａがそれぞれコンタクトしており、上記ＮＭＯ
Ｓゲート１６及びドレイン、ソース拡散層１４．１５か
らなるＮＭＯ８の全体並びに各々は、Ｐウェル１３に重
ねて形成される高濃度のＰ型アイソ分離拡散層２９によ
り他の素子（同一基板上に形成されるバイポーラトラン
ジスタや隣に形成されるＮＭＯＳ）に対してそれぞれ分
離された状態となっている。このＰ型アイソ分離拡散層
２９には、上記配線１４ｂ。

１５ｂに接続されるＰウェル１３の電位固定用電極１８
がそれぞれコンタクトしており、これら配線１４ｂ、１
５ｂは電源電圧に接続されている。

すなわち、上記各ＮＭＯＳはＰウェル１３の電位固定用
電極１８をそれぞれ備えた状態となっている。

一方、上記Ｎ型エピタキシャル層１１表面には高濃度の
Ｎ型エミッタ拡散層３０、高濃度のＰ型ベース拡散層３
１、高濃度のＮ型コレクタ拡散層３２がそれぞれ形成さ
れており、これらによりバイポーラトランジスタが構成
された状態となっている。この高濃度のＮ型エミッタ拡
散層３ｏと上記ＮＭＯＳの高濃度のＮ型拡散層２４とは
同一マスクを用いて同時形成されるようになっており、
工程の簡略化が図られるようになっている。

なお、符号２１は素子分離を行なうためのＬＯＧＯ８絶
縁膜を、Ｅはエミッタ電極を、Ｂはベース電極を、Ｃは
コレクタ電極をそれぞれ示している。

また、図面上においては、図が煩雑になるのを避けるた
めにＰＭＯＳは描がれてぃないが、上記ＮＭＯＳやバイ
ポーラトランジスタと同じ基板１０上にＮゝ埋込層１２
、Ｎ型エピタキシャル層１１を介して形成されている。

このように構成される半導体装置によれば次のような効
果を得ることができる。

すなわち、ＮＭＯＳのドレイン濃度をソース濃度より高
くするようにしたので、ゲート１６直下の電界集中が緩
和されるという作用により、高耐圧化が図られ、Ｂ　Ｖ
　ｏｓｓｍｉｎの向上がなされるようになる。

また、ＮＭＯＳゲート１６をリニヤ状に形成すると共に
、同一Ｐウェル１３上において隣接するＮＭＯＳゲート
１６との間にＰウェル１３の電位固定用の電極（コンタ
クト）１８を形成するようにしたので、リニヤ状のＮＭ
ＯＳゲート１６に沿って形成されるドレイン、ソース拡
散層１４，１５とＰウェルコンタクト１８との間の距離
がそれぞれ均等に、しかも短くなるという作用により、
寄生ＮＰＮトランジスタの動作が抑止され、ＢＶｏ　５
５ｍ１ｎの向上がなされるようになる。

また、ＮＭＯＳを囲むＰウェル１３とＰ型半導体基板１
０とを直接コンタクトさせるようにしたので、Ｎ＋埋込
層がなくなることによりＰウェル１３の電位固定用のコ
ンタクト１８がらゲート１６直下までの抵抗値が低下す
るという作用により、寄生ＮＰＮトランジスタの動作が
抑止され、ＢＶｏ　５５ｍ１ｎの向上がなされるように
なる。

さらにまた、上記の少なくとも２つ以上を備えるように
している（本実施例においては全てを備えるようにして
いる）ので、高耐圧化が図られると共に寄生ＮＰＮトラ
ンジスタの動作が抑止され、Ｂ　Ｖ　ｏｓｓｍｉｎの向
上がさらになされるようになる。

なお、本実施例によれば、ＮＭＯＳ全Ｏ３全体一基板上
に形成されるバイポーラトランジスタ等の他の回路素子
に対して絶縁分離する高濃度のＰ型アイソ分離拡散層（
Ｐウェル１３全体を囲繞するアイソ分離拡散層）２９を
Ｐウェル１３に重ねて形成しているので、このＰ型アイ
ソ分離拡散層２９上に形成されるＰウェルコンタクト１
８からドレイン、ソース拡散層１４．１５までの距離が
短くなっており、寄生ＮＰＮトランジスタの動作の抑止
がさらに図られている。

因に、本発明者の実験によれば、Ｗ＝１６００とした場
合に、Ｂ　Ｖ　ｏｓｓｍｉｎが従来の７Ｖから１２Ｖ以
上に引き上げられることが確がぬられた。

このように、本実施例の半導体装置においては、Ｂ　Ｖ
　ｏｓｓｍｉｎを１２Ｖ以上に引き上げることができる
ので、従来Ｂ　Ｖ　ｔ）ｓｓｍｉｎが７Ｖ程度しがなが
ったために２チツプで構成しなければならなかったＣＯ
Ｄドライバを１チツプ化することができ、機器の小型化
を図ることも可能になっている。

また、本実施例の出力回路においては、高駆動力とする
ために、Ｗ／Ｌ＝１６００１５．２６００１５というＮ
ＭＯＳが用いられているが、ＮＭＯＳ（７）Ｗを１６０
０とした場合ニハ、ＰＭＯＳ（７）Ｗは３２００となり
、レイアウト面積が大きくなってしまうので、本実施例
においては高集積化を図るべく、第３図に示されるよう
な出力回路を採用している。

この出力回路においては、占有面積の大きい２ＭＯ８を
ＮＰＮトランジスタ５ｏに置き換え、高速化が図られる
ようになっており、しがもＮＰＮトランジスタ５０の前
にＮＰＮトランジスタ５゜とＮＭＯ８５１の動作を反転
させるためのインバ−タ５２を配置する構成としている
ことから、ＮＰＮトランジスタ５０とＮＭＯＳ５１が同
時にオンする時間がなくなっており、低消費電力化が図
られるようになっている。

すなわち、上記出力回路においては、ＢＶＤＳＳｍｉｎ
の向上が図られる他にも、高速化、高駆動力化、高集積
化、低消費電力化が図られるようになっている。

因に、本発明者の実験によれば、１０ｐＦの負荷を１０
ＭＨｚで駆動でき、しかも消費電力はバイポーラのみで
出力回路を構成した場合の１１５〜１／ｌＯの８０ｍＷ
程度となり、さらにレイアウト面積も０ＭＯ３のみで出
力回路を構成した場合の１／３〜１／４程度に収まるこ
とが確認された。

このように、本実施例の半導体装置においては、低消費
電力化が可能になるので、ハンディタイプのＣＯＤを使
ったＶＴＲカメラ等においては、撮影時間を長くするこ
とができ、従って機器の高付加価値化を図ることも可能
になっている。

第４図には本発明に係る半導体装置の他の実施例が示さ
れている。

この実施例の半導体装置が先の実施例のそれと違う第１
の点は、Ｐウェル１３と、このＰウェル１３を同一基板
上に形成されるバイポーラトランジスタ等の他の回路素
子に対して分離する高濃度のＰ型アイソ分離拡散層（Ｐ
ウェル１３全体を囲繞する位置に形成される高濃度Ｐ型
アイソ分離拡散層）１７とを離間した点である。

ここで、先の実施例のように、高集積化を図るべく、Ｐ
ウェル１３と上記Ｐウェル１３全体を囲繞する位置のア
イソ分離拡散層２９を重ねて形成すると、Ｂ　ｉ−０Ｍ
０３回路においてはリニア回路とデジタル回路が混在す
るために、デジタル部のグランド電位の揺れが小信号を
取り扱うリニア回路に悪影響を与えクロスドースを発生
する可能性があるが、この実施例のように、Ｐウェル１
３とＰウェル１３全体を囲繞する位置のアイソ分離拡散
層１７とを離間してあれば上記両者のクロストークを抑
止することが可能になる。

また、この実施例の半導体装置が先の実施例のそれと違
う第２の点は、Ｐウェル１３とＰ型半導体基板ｌＯとの
間に高濃度Ｐ型アイソ分離埋込層２５を挿入した点であ
る（本実施例においてはＮ１埋込層１２も挿入されてい
る）。

このように構成しても、ドレイン拡散層１４からの漏れ
電流並びに抵抗を低減できることになるので、７３　ｖ
Ｄｓｓｍｉｎの向上を図ることが可能になる。

また、この実施例の半導体装置が先の実施例のそれと違
う第３の点は、Ｐウェル１３の端部に重ねて形成される
Ｐウェル１３の電位固定用のアイソ分離層４２を、バイ
ポーラトランジスタのベース拡散層３１と同時形成した
点である。

このように構成すれば、工程がさらに簡略化されること
になる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。

なお、本発明は、Ｂ　Ｖ　Ｄｓｓｍｉｎを１２Ｖ以上に
し得ることから、ＣＯＤドライバーを構成するＢｉ−０
ＭＯ３に対して適用するのが特に有効であるが、ＣＯＤ
ドライバー以外のものを構成するＢｉ−０ＭＯ８に対し
ても勿論適用可能であり、要はＮＭＯＳを備える半導体
装置全てに対して適用可能である。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、第１発明によれば、ＮＭＯＳ構造を含む半導
体装置において、ＮＭＯＳのドレイン濃度をソース濃度
より高くするようにしたので、ゲート直下の電界集中が
緩和されるようになる。その結果、高耐圧化が図られ、
Ｂ　Ｖ　ｏｓｓｍｉｎの向上を図ることが可能になる。

第２発明によれば、ＣＭＯ３構造を含む半導体装置にお
いて、ＮＭＯＳゲートをリニヤ状に形成すると共に、同
一Ｐウェル上において隣接するＮＭＯＳゲートとの間に
Ｐウェルの電位固定用のコンタクトを形成するようにし
たので、リニヤ状のＮＭＯＳゲートに沿って形成される
ドレイン、ソース拡散層とＰウェルコンタクトとの間の
距離がそれぞれ均等に、しかも短くなる。その結果、寄
生ＮＰＮｈランジスタの動作が抑止され、Ｂ　Ｖ　。

５５ｍ１ｎの向上を図ることが可能になる。

第３発明によれば、ＣＭＯ８構造を含む半導体装置にお
いて、ＮＭＯＳを囲むＰウェルとＰ型半導体基板とを直
接コンタクトさせるようにしたので、Ｎ＋埋込層がなく
なることによりＰウェルの電位固定用のコンタクトから
ゲート直下までの抵抗値が低下するようになる。その結
果、寄生ＮＰＮトランジスタの動作が抑止され、Ｂ　Ｖ
　ｔ＞　５５ｍ１ｎの向上を図ることが可能になる。

第４発明によれば、上記第１〜第３発明の少なくとも２
つ以上を備えるようにしたので、高耐圧化が図られると
共に寄生ＮＰＮ　トランジスタの動作が抑止され、Ｂ　
Ｖ　Ｄｓｓｍｉｎの向上をさらに図ることが可能になる
。

【図面の簡単な説明】

第１図は本発明に係る半導体装置の実施例の要部の縦断
面図、 第２図は第１図中のＮＭＯＳの上面図、第３図は本発明
に係る半導体装置の実施例の等価回路図、 第４図は本発明に係る半導体装置の他の実施例の要部の
縦断面図、 第５図は従来技術に係る半導体装置の要部の縦断面図、 第６図は第５図の上面図、 第７図は寄生ＮＰＮトランジスタの等価回路図である。 １ｏ・・・・Ｐ型半導体基板、１３・・・・Ｐウェル、
１４・・・・ＮＭＯＳのドレイン拡散層、１５・・・・
ＮＭＯＳのソース拡散層、１６・・・・リニヤ状のＮＭ
ＯＳゲート、１７・・・・Ｐウェルを他の回路素子に対
して分離するアイソ分離拡散層、１８・・・・Ｐウェル
の電位固定用のコンタクト（電極）、２４・・・・ＮＭ
ＯＳのドレイン拡散層に重ねて形成される拡散層。 第　　５　図 第７図

Claims (1)

1. 【特許請求の範囲】 １、ＮＭＯＳ構造を含む半導体装置において、ＮＭＯＳ
   のドレイン領域をソース領域より高濃度としたことを特
   徴とする半導体装置。 ２、ＣＭＯＳ構造を含む半導体装置において、ＮＭＯＳ
   ゲートをリニヤ状に形成すると共に、同一Ｐウェル領域
   上において隣接するＮＭＯＳゲートとの間にＰウェル領
   域の電位固定用のコンタクトを設けたことを特徴とする
   半導体装置。 ３、ＣＭＯＳ構造を含む半導体装置において、ＮＭＯＳ
   を囲むＰウェル領域とＰ型半導体基板とを直接接触させ
   たことを特徴とする半導体装置。 ４、前記請求項１〜３の少なくとも２つ以上を備えてい
   ることを特徴とする半導体装置。 ５、ＮＭＯＳを囲むＰウェル領域と、このＰウェル領域
   を他の回路素子に対して分離するための分離拡散層とを
   離間したことを特徴とする特許請求の範囲第４項記載の
   半導体装置。