JPH03126257A - Ｃｍｏｓチャージポンプ回路 - Google Patents
Ｃｍｏｓチャージポンプ回路Info
- Publication number
- JPH03126257A JPH03126257A JP1267020A JP26702089A JPH03126257A JP H03126257 A JPH03126257 A JP H03126257A JP 1267020 A JP1267020 A JP 1267020A JP 26702089 A JP26702089 A JP 26702089A JP H03126257 A JPH03126257 A JP H03126257A
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- JP
- Japan
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- transistor
- transistors
- channel
- source
- drain
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Control Of Electrical Variables (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ＰＬＬ位相比較器の出力側に設けられるＣ
ＭＯＳチャージポンプ回路に関するものであって、ＰＬ
Ｌの特性の向上を図るものである。
ＭＯＳチャージポンプ回路に関するものであって、ＰＬ
Ｌの特性の向上を図るものである。
第５図はＰＬＬ位相比較器の出力側に設けられる従来の
ＣＭＯＳチャージポンプ回路の結線図であり、同図に示
すように、正電源１と接地との間にＰチャネルの第１ト
ランジスタ２及びＮチャネルの第２トランジスタ３が直
列に接続され、第１トランジスタ２のゲートとドレイン
とが接続され、定電流源用のＰチャネルの第３トランジ
スタ４のソース及びゲートが正電源１及び第１トランジ
スタ２のゲートにそれぞれ接続され、第１．第３トラン
ジスタ２，４によりカレントミラーが構成されるととも
に、定電流源用のＮチャネルの第４トランジスタ５のソ
ースが接地されるとともに、ゲートが第２トランジスタ
３のゲートに接続され、第２．第４トランジスタ３，５
によりカレントミラーが構成されている。
ＣＭＯＳチャージポンプ回路の結線図であり、同図に示
すように、正電源１と接地との間にＰチャネルの第１ト
ランジスタ２及びＮチャネルの第２トランジスタ３が直
列に接続され、第１トランジスタ２のゲートとドレイン
とが接続され、定電流源用のＰチャネルの第３トランジ
スタ４のソース及びゲートが正電源１及び第１トランジ
スタ２のゲートにそれぞれ接続され、第１．第３トラン
ジスタ２，４によりカレントミラーが構成されるととも
に、定電流源用のＮチャネルの第４トランジスタ５のソ
ースが接地されるとともに、ゲートが第２トランジスタ
３のゲートに接続され、第２．第４トランジスタ３，５
によりカレントミラーが構成されている。
このとき、第３トランジスタ４のチャネル長とチャネル
幅とで表わされるチャネル面積は、第１トランジスタ２
のα倍に設定され、第４トランジスタ５のチャネル長と
チャネル幅とで表わされるチャネル面積は、第２トラン
ジスタ３のβ倍に設定されており、従って第１．第２ト
ランジスタ２゜３のソース、ドレイン間に電流Ｉがそれ
ぞれ流れると、第３トランジスタ４のソース、ドレイン
間にはα■の電流が流れ、第４トランジスタ５のソース
、ドレイン間にはβ■の電流が流れる。
幅とで表わされるチャネル面積は、第１トランジスタ２
のα倍に設定され、第４トランジスタ５のチャネル長と
チャネル幅とで表わされるチャネル面積は、第２トラン
ジスタ３のβ倍に設定されており、従って第１．第２ト
ランジスタ２゜３のソース、ドレイン間に電流Ｉがそれ
ぞれ流れると、第３トランジスタ４のソース、ドレイン
間にはα■の電流が流れ、第４トランジスタ５のソース
、ドレイン間にはβ■の電流が流れる。
さらに第５図に示すように、第３トランジスタ４のドレ
インと出力端子６との間にスイッチング用のＰチャネル
の第５トランジスタ７が設けられ、第４トランジスタ５
のドレインと出力端子６との間にスイッチング用のＮチ
ャネルの第６トランジスタ８が設けられている。
インと出力端子６との間にスイッチング用のＰチャネル
の第５トランジスタ７が設けられ、第４トランジスタ５
のドレインと出力端子６との間にスイッチング用のＮチ
ャネルの第６トランジスタ８が設けられている。
そして、これらスイッチング用の第５．第６トランジス
タ７．８のゲートに、第５図には図示されていない制御
部からのゲート制御パルスが入力され、両トランジスタ
７．８が交互にオンするようになっている。
タ７．８のゲートに、第５図には図示されていない制御
部からのゲート制御パルスが入力され、両トランジスタ
７．８が交互にオンするようになっている。
ところで、このようなＣＭＯＳチャージポンプ回路の第
３〜第６トランジスタ４，５，７．８の形成パターンは
第６図に示すようになり、同図中のＳ、Ｇ、Ｄはそれぞ
れソース、ゲート１ ドレインを表わしており、従来は
これらの各トランジスタ４，５，７．８が別個の拡散パ
ターン領域Ｐ 。
３〜第６トランジスタ４，５，７．８の形成パターンは
第６図に示すようになり、同図中のＳ、Ｇ、Ｄはそれぞ
れソース、ゲート１ ドレインを表わしており、従来は
これらの各トランジスタ４，５，７．８が別個の拡散パ
ターン領域Ｐ 。
Ｐ、Ｐ、Ｐｄにそれぞれ形成されている。
ｂ ｃ
つぎに、動作について説明する。
カレントミラーを構成する第１．第３トランジスタ２，
４のチャネル面積の比は１：αであるため、第１トラン
ジスタ２に定電施工が流れると、第３トランジスタ４に
はそのα倍の電流α・Ｉが流れ、従って第１トランジス
タ２は第３トランジスタ４に定電流■のα倍の電流を流
すための定電流供給源として働き、第３トランジスタ４
は十の定電流源となる。
４のチャネル面積の比は１：αであるため、第１トラン
ジスタ２に定電施工が流れると、第３トランジスタ４に
はそのα倍の電流α・Ｉが流れ、従って第１トランジス
タ２は第３トランジスタ４に定電流■のα倍の電流を流
すための定電流供給源として働き、第３トランジスタ４
は十の定電流源となる。
一方、同じようにカレントミラーを構成する第２、第４
トランジスタ３，５のチャネル面積の比は１：βである
ため、第２トランジスタ３に定電流Ｉが流れると、第４
トランジスタ５にはそのβ倍の電流β・Ｉが流れ、従っ
て第２トランジスタ３は第４トランジスタ５に定電流！
のβ倍の電流を流すための定電流供給源として働き、第
４トランジスタ５は一の定電流源となる。
トランジスタ３，５のチャネル面積の比は１：βである
ため、第２トランジスタ３に定電流Ｉが流れると、第４
トランジスタ５にはそのβ倍の電流β・Ｉが流れ、従っ
て第２トランジスタ３は第４トランジスタ５に定電流！
のβ倍の電流を流すための定電流供給源として働き、第
４トランジスタ５は一の定電流源となる。
そして、第５．第６トランジスタ７．８が交互にオンす
ることによって第３トランジスタ４による十の定電流源
と第４トランジスタ５による一の定電流源との出力の切
換えが行われ、出力端子６から第３図に示すような方形
波状の電流が出力される。
ることによって第３トランジスタ４による十の定電流源
と第４トランジスタ５による一の定電流源との出力の切
換えが行われ、出力端子６から第３図に示すような方形
波状の電流が出力される。
従来のＣＭＯＳチャージポンプ回路では、第３゜第５ト
ランジスタ４．７が別個の拡散パターン領域Ｐ 、Ｐ
に形成され、第４．第６トランジスａ
Ｃ り５，８も別個の拡散パターン領域Ｐ 、Ｐ にｄ 形成されているため、第６図に示すような第３゜第５ト
ランジスタ４，７間の浮遊容量Ｃ及び第４、第６トラン
ジスタ５，８間の浮遊容量Ｃｂの充放電の影響により、
出力端子６からの出力電流波形は第３図のような方形波
にならず、実際には、第７図に示すような浮遊容量Ｃ、
ｃｂによるスパイク状のノイズ成分を含む波形となり、
このような出力電流波形の歪みが原因でＰＬＬの特性の
低下を招くという問題点があった。
ランジスタ４．７が別個の拡散パターン領域Ｐ 、Ｐ
に形成され、第４．第６トランジスａ
Ｃ り５，８も別個の拡散パターン領域Ｐ 、Ｐ にｄ 形成されているため、第６図に示すような第３゜第５ト
ランジスタ４，７間の浮遊容量Ｃ及び第４、第６トラン
ジスタ５，８間の浮遊容量Ｃｂの充放電の影響により、
出力端子６からの出力電流波形は第３図のような方形波
にならず、実際には、第７図に示すような浮遊容量Ｃ、
ｃｂによるスパイク状のノイズ成分を含む波形となり、
このような出力電流波形の歪みが原因でＰＬＬの特性の
低下を招くという問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、浮遊容量を低減し、出力波形の歪みを防止で
きるようにすることを目的とする。
たもので、浮遊容量を低減し、出力波形の歪みを防止で
きるようにすることを目的とする。
この発明に係るＣＭＯＳチャージポンプ回路は、電源と
接地との間に直列に接続されたＰチャネルの第１トラン
ジスタ及びＮチャネルの第２トランジスタと、ソースが
前記電源に接続され前記第１トランジスタとともにカレ
ントミラーを構成する電流源用のＰチャネルの第３トラ
ンジスタと、ソースが接地され前記第２トランジスタと
ともにカレントミラーを構成する電流源用のＮチャネル
の第４トランジスタと、前記第３トランジスタのドレイ
ンと出力端子との間に設けられたスイッチング用のＰチ
ャネルの第５トランジスタと、前記第４トランジスタの
ドレインと前記出力端子との間に設けられたスイッチン
グ用のＮチャネルの第６トランジスタとを備え、前記第
３及び第５トランジスタが一の同一拡散パターン領域に
形成され、前記第４及び第６トランジスタが他の同一拡
散パターン領域に形成されていることを特徴としている
。
接地との間に直列に接続されたＰチャネルの第１トラン
ジスタ及びＮチャネルの第２トランジスタと、ソースが
前記電源に接続され前記第１トランジスタとともにカレ
ントミラーを構成する電流源用のＰチャネルの第３トラ
ンジスタと、ソースが接地され前記第２トランジスタと
ともにカレントミラーを構成する電流源用のＮチャネル
の第４トランジスタと、前記第３トランジスタのドレイ
ンと出力端子との間に設けられたスイッチング用のＰチ
ャネルの第５トランジスタと、前記第４トランジスタの
ドレインと前記出力端子との間に設けられたスイッチン
グ用のＮチャネルの第６トランジスタとを備え、前記第
３及び第５トランジスタが一の同一拡散パターン領域に
形成され、前記第４及び第６トランジスタが他の同一拡
散パターン領域に形成されていることを特徴としている
。
この発明においては、第３．第５トランジスタが一の同
一拡散パターン領域に形成され、第４゜第６トランジス
タが他の同一拡散パターン領域に形成されているため、
第３．第５トランジスタ間の浮遊容量、及び第４．第６
トランジスタ間に浮遊容量が従来よりも減少し、出力波
形の歪みが防止される。
一拡散パターン領域に形成され、第４゜第６トランジス
タが他の同一拡散パターン領域に形成されているため、
第３．第５トランジスタ間の浮遊容量、及び第４．第６
トランジスタ間に浮遊容量が従来よりも減少し、出力波
形の歪みが防止される。
第１図及び第２図はこの発明のＣＭＯＳチャージポンプ
回路の一部の形成パターン図及び結線図である。
回路の一部の形成パターン図及び結線図である。
第２図を参照して、基本的な回路構成は第５図とほぼ同
一であり、第５図と相違するのは、ゲートが市電源１に
接続されたＮチャネルの第７トランジスタ９と、ゲート
が接地されたＰチャネルの第９トランジスター０とから
なるオン状態のトランスミッションゲート１１を、第５
．第６トランジスタ７．８の接続点Ａと出力端子６との
間に設けたことである。
一であり、第５図と相違するのは、ゲートが市電源１に
接続されたＮチャネルの第７トランジスタ９と、ゲート
が接地されたＰチャネルの第９トランジスター０とから
なるオン状態のトランスミッションゲート１１を、第５
．第６トランジスタ７．８の接続点Ａと出力端子６との
間に設けたことである。
さらに、第１図は第２図の第３〜第６トランジスタ４，
５，７．８の形成パターン図であり、第１図中のＳ、Ｇ
、Ｄはそれぞれソース、ゲート。
５，７．８の形成パターン図であり、第１図中のＳ、Ｇ
、Ｄはそれぞれソース、ゲート。
ドレインを表わし、第３．第５トランジスタ４゜７が１
つの拡散パターン領域Ｐ に形成され、第３トランジス
タ４のドレインと第５トランジスタ７のソースとが共通
になっており、第４．第６トランジスタ５，８が他の拡
散パターン領域Ｐ、に形成され、第４トランジスタ５の
ドレインと第６トランジスタ８のソースとが共通になっ
ている。
つの拡散パターン領域Ｐ に形成され、第３トランジス
タ４のドレインと第５トランジスタ７のソースとが共通
になっており、第４．第６トランジスタ５，８が他の拡
散パターン領域Ｐ、に形成され、第４トランジスタ５の
ドレインと第６トランジスタ８のソースとが共通になっ
ている。
このように、第３．第５トランジスタ４．７を１つの拡
散パターン領域Ｐ に形成し、第４．第θ ６トランジスタ５，８を他の拡散パターン領域Ｐｒに形
成することによって、第３．第５トランジスタ４，７間
の浮遊容量及び第４．第６トランジスタ５．８間の浮遊
容量を従来よりも大幅に低減することができる。
散パターン領域Ｐ に形成し、第４．第θ ６トランジスタ５，８を他の拡散パターン領域Ｐｒに形
成することによって、第３．第５トランジスタ４，７間
の浮遊容量及び第４．第６トランジスタ５．８間の浮遊
容量を従来よりも大幅に低減することができる。
従って、第５．第６トランジスタ７．８が交互にオンす
ることによって出力端子６から出力される電流の波形は
、第３図に示すように方形波となり、従来のようなＰＬ
Ｌの特性低下を防止することができる。
ることによって出力端子６から出力される電流の波形は
、第３図に示すように方形波となり、従来のようなＰＬ
Ｌの特性低下を防止することができる。
また、第３．第５トランジスタ４，７を１つの拡散パタ
ーン領域Ｐ に形成し、第４．第６トランジスタ５，８
を他の拡散パターン領域Ｐ「に形成すると、スイッチン
グ用の第５．第６トランジスタ７．８のドレイン領域の
面積が小さくなり、サージに対して弱くなるが、オン状
態のトランスミッションゲート１１．を設けたことによ
ってサージ破壊耐量を確保することができる。
ーン領域Ｐ に形成し、第４．第６トランジスタ５，８
を他の拡散パターン領域Ｐ「に形成すると、スイッチン
グ用の第５．第６トランジスタ７．８のドレイン領域の
面積が小さくなり、サージに対して弱くなるが、オン状
態のトランスミッションゲート１１．を設けたことによ
ってサージ破壊耐量を確保することができる。
なお、他の実施例として、トランスミッションゲート１
１に代わり、第４図に示すように、正電源１と接地との
間に２個の保護ダイオード１２１３を直列に設け、第５
．第６トランジスタ７゜８の接続点Ａ及び出力端子６を
両ダイオード１２゜１３の接続点に接続し、サージ破壊
耐量を確保するようにしてもよい。
１に代わり、第４図に示すように、正電源１と接地との
間に２個の保護ダイオード１２１３を直列に設け、第５
．第６トランジスタ７゜８の接続点Ａ及び出力端子６を
両ダイオード１２゜１３の接続点に接続し、サージ破壊
耐量を確保するようにしてもよい。
また、上記実施例では、ＰＬＬ位相比較器に対して使用
する場合について説明したが、使用の態様はこれに限ら
れるものでないのは言うまでもない。
する場合について説明したが、使用の態様はこれに限ら
れるものでないのは言うまでもない。
以上のように、この発明によれば、電流源用の第３トラ
ンジスタとスイッチング用第５トランジスタとの間の浮
遊容量、及び電流源用の第４トランジスタとスイッチン
グ用第６トランジスタとの間の１７遊容量を従来よりも
低減できるため、従来のような出力波形の歪みを防止す
ることができ、ＰＬＬ位相比較器の出力側に使用した場
合に、ＰＬＬの特性低下を防止することが可能となる。
ンジスタとスイッチング用第５トランジスタとの間の浮
遊容量、及び電流源用の第４トランジスタとスイッチン
グ用第６トランジスタとの間の１７遊容量を従来よりも
低減できるため、従来のような出力波形の歪みを防止す
ることができ、ＰＬＬ位相比較器の出力側に使用した場
合に、ＰＬＬの特性低下を防止することが可能となる。
第１図はこの発明のＣＭＯＳチャージポンプ回路の一実
施例の形成パターン図、第２図は第１図の結線図、第３
図は第２図の出力波形図、第４図はこの発明の他の実施
例の一部の結線図、第５図は従来のＣＭＯＳチャージポ
ンプ回路の結線図、第６図は第５図の一部の形成パター
ン図、第７図は第５図の出力波形図である。 図において、１は正電源、２〜５は第１〜第４トランジ
スタ、６は出力端子、７．８は第５．第６トランジスタ
、Ｐ、Ｐ、は拡散パターン領域である。 なお、各図中同一符号は同一または１目当部分を示す。
施例の形成パターン図、第２図は第１図の結線図、第３
図は第２図の出力波形図、第４図はこの発明の他の実施
例の一部の結線図、第５図は従来のＣＭＯＳチャージポ
ンプ回路の結線図、第６図は第５図の一部の形成パター
ン図、第７図は第５図の出力波形図である。 図において、１は正電源、２〜５は第１〜第４トランジ
スタ、６は出力端子、７．８は第５．第６トランジスタ
、Ｐ、Ｐ、は拡散パターン領域である。 なお、各図中同一符号は同一または１目当部分を示す。
Claims (1)
- （１）電源と接地との間に直列に接続されたＰチャネル
の第１トランジスタ及びＮチャネルの第２トランジスタ
と、 ソースが前記電源に接続され前記第１トランジスタとと
もにカレントミラーを構成する電流源用のＰチャネルの
第３トランジスタと、 ソースが接地され前記第２トランジスタとともにカレン
トミラーを構成する電流源用のＮチャネルの第４トラン
ジスタと、 前記第３トランジスタのドレインと出力端子との間に設
けられたスイッチング用のＰチャネルの第５トランジス
タと、 前記第４トランジスタのドレインと前記出力端子との間
に設けられたスイッチング用のＮチャネルの第６トラン
ジスタと を備え、 前記第３及び第５トランジスタが一の同一拡散パターン
領域に形成され、前記第４及び第６トランジスタが他の
同一拡散パターン領域に形成されていることを特徴とす
るＣＭＯＳチャージポンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1267020A JP2796375B2 (ja) | 1989-10-12 | 1989-10-12 | Ｃｍｏｓチャージポンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1267020A JP2796375B2 (ja) | 1989-10-12 | 1989-10-12 | Ｃｍｏｓチャージポンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03126257A true JPH03126257A (ja) | 1991-05-29 |
| JP2796375B2 JP2796375B2 (ja) | 1998-09-10 |
Family
ID=17438941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1267020A Expired - Lifetime JP2796375B2 (ja) | 1989-10-12 | 1989-10-12 | Ｃｍｏｓチャージポンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2796375B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5886551A (en) * | 1996-03-28 | 1999-03-23 | Nec Corporation | Charge pump circuit for use in a phase locked loop |
-
1989
- 1989-10-12 JP JP1267020A patent/JP2796375B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5886551A (en) * | 1996-03-28 | 1999-03-23 | Nec Corporation | Charge pump circuit for use in a phase locked loop |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2796375B2 (ja) | 1998-09-10 |
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