JPH02274119A - セットリセットフリップフロップ回路 - Google Patents
セットリセットフリップフロップ回路Info
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- JPH02274119A JPH02274119A JP1097968A JP9796889A JPH02274119A JP H02274119 A JPH02274119 A JP H02274119A JP 1097968 A JP1097968 A JP 1097968A JP 9796889 A JP9796889 A JP 9796889A JP H02274119 A JPH02274119 A JP H02274119A
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- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 15
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- 230000003068 static effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はセットリセットフリップフロップ回路に係り、
特にＣＭＯＳトランジスタを含むダイナ第５図において
、２人力ＮＡＮＬ）回路３１，３２のそれぞれの出力が
他方のＮＡＮＤ回路の入力に接続され、もう一方の入力
をＳ（セット）入力、Ｒ（リセット）入力として、出力
’１ｉ＝Ｑ出力、Ｑ出力としている。第５表において、
ＳＲ大入力〔０゜Ｏ〕の場合、ＱＱ出力は（１，、１）
で禁止状態、ＳＲ大入力（０，１）又は（１，０）の場
合、ＱＱ出力はＣＸ 、０）又は（０，１〕で、セット
状態、リセット状態となＪ、ＳＲ大入力〔１，１〕の場
合、ＱＱ出力は前の状態を紐持して新らたな変化はなく
、いわゆる保持状態となる。
特にＣＭＯＳトランジスタを含むダイナ第５図において
、２人力ＮＡＮＬ）回路３１，３２のそれぞれの出力が
他方のＮＡＮＤ回路の入力に接続され、もう一方の入力
をＳ（セット）入力、Ｒ（リセット）入力として、出力
’１ｉ＝Ｑ出力、Ｑ出力としている。第５表において、
ＳＲ大入力〔０゜Ｏ〕の場合、ＱＱ出力は（１，、１）
で禁止状態、ＳＲ大入力（０，１）又は（１，０）の場
合、ＱＱ出力はＣＸ 、０）又は（０，１〕で、セット
状態、リセット状態となＪ、ＳＲ大入力〔１，１〕の場
合、ＱＱ出力は前の状態を紐持して新らたな変化はなく
、いわゆる保持状態となる。
ここで、禁止入力信号であるＳ＝ゝ０″、几＝ゝゝ０“
が入力さｎたとき、セット状態となるか、リセット状態
となるかによって、セット優先回路。
が入力さｎたとき、セット状態となるか、リセット状態
となるかによって、セット優先回路。
リセット優先回路があり、それぞれ第６図、第７図に示
す。また第６図、第７図の優先回路の正論理による動作
機能を、それぞれ第６表、第７表に第７表 第６図において、第５図と同様な２人力Ｎ Ａ、 ＮＤ
回路３３．３４の他に、２人力ＯＲ回路３８と、インバ
ータ３７とが追加される。本セット優先回路は、８１（
・入力が（０、０）の場合、ＱＱ出力は〔１，０：ｌで
、セット優先状態となる（第６表）。
す。また第６図、第７図の優先回路の正論理による動作
機能を、それぞれ第６表、第７表に第７表 第６図において、第５図と同様な２人力Ｎ Ａ、 ＮＤ
回路３３．３４の他に、２人力ＯＲ回路３８と、インバ
ータ３７とが追加される。本セット優先回路は、８１（
・入力が（０、０）の場合、ＱＱ出力は〔１，０：ｌで
、セット優先状態となる（第６表）。
その他の働きｔよ、第５表と同様である。
第７図において、ＮＡＮＤ回路３５の一人力の方に、Ｏ
几回路３９が介在し、この他方の入力とＲ入力との間に
インバータ４０が介在する。本リセット優先回路は、Ｓ
Ｒ大入力〔ｏ、ｏ）の場合、ＱＱ出力は［０，１：）の
リセット状態となる（第７表〕。その他の働きは第５表
と同様である。
几回路３９が介在し、この他方の入力とＲ入力との間に
インバータ４０が介在する。本リセット優先回路は、Ｓ
Ｒ大入力〔ｏ、ｏ）の場合、ＱＱ出力は［０，１：）の
リセット状態となる（第７表〕。その他の働きは第５表
と同様である。
第８図は第５図の従来のＳ凡ＦＦ回路をトランジスタレ
ベルで示した回路図である。第８図において、Ｐチャネ
ルＭＯＳトランジスタ１６．１７゜１８．１９とｎチャ
ネ＋ＭＯＳトランジスタ２０゜２１．２２．２３とから
なる。トランジスタ１６゜１７．２０．２２からなるＮ
ＡＮＤ回路と、トランジスタ１８，１９，２１．２３か
らなるＮ Ａ、 Ｎ０回路のいわゆるゝゝたすきがけ″
で構成される。
ベルで示した回路図である。第８図において、Ｐチャネ
ルＭＯＳトランジスタ１６．１７゜１８．１９とｎチャ
ネ＋ＭＯＳトランジスタ２０゜２１．２２．２３とから
なる。トランジスタ１６゜１７．２０．２２からなるＮ
ＡＮＤ回路と、トランジスタ１８，１９，２１．２３か
らなるＮ Ａ、 Ｎ０回路のいわゆるゝゝたすきがけ″
で構成される。
第９図は第６図の従来のセット優先Ｒ８ＦＦ回路をトラ
ンジスタレベルで示した回路図である。
ンジスタレベルで示した回路図である。
第９図において、ＰチャネルＭＯ８Ｉ−ランジスタ２４
．２５．２６とＮチャネルＭ（ＪＳトランジスタ２７．
２８．２９とからなる。
．２５．２６とＮチャネルＭ（ＪＳトランジスタ２７．
２８．２９とからなる。
前述１−た従来の優先回路は、ＮＡＮＤゲートの交差接
続のＳ ＲＦ Ｐとインバータ、ＯＲ，ゲート構成のス
タテイ、りな回路である。
続のＳ ＲＦ Ｐとインバータ、ＯＲ，ゲート構成のス
タテイ、りな回路である。
前述した従来のＳ １（１Ｆ Ｆ ７ゴいずれも論理ゲ
ートの交差接続になっており、スタティック回路で帰還
をかけているので、トランジスタ素子数が多いうえ、優
先回路にするとインバータと（ＪＲゲートとが追加され
、更にトランジスタ素子数が増えるという欠点がある。
ートの交差接続になっており、スタティック回路で帰還
をかけているので、トランジスタ素子数が多いうえ、優
先回路にするとインバータと（ＪＲゲートとが追加され
、更にトランジスタ素子数が増えるという欠点がある。
本発明の目的は、前記欠点が解決され、トランジスタ素
子数を減少妊せたセットリセットフリップフロップ回路
を提供することにある。
子数を減少妊せたセットリセットフリップフロップ回路
を提供することにある。
本発明のセットリセットフリップフロップ回路の構成は
、互いに相補なる第１．第２のＭ ＯＳ トランジスタ
の直列体と、第３のＭＯ８Ｉ−ランジスタとを直列接続
して、第１．第２の電源間に接続し、前記第１．第２の
ＭＯＳトランジスタのゲート同士を共通接続し第１の入
力となし、前記第１゜第２のＭＯＳトランジスタの直列
接続点を出力となし、前記第３のＭＯＳトランジスタを
第２の入力となしたことを特徴とする。
、互いに相補なる第１．第２のＭ ＯＳ トランジスタ
の直列体と、第３のＭＯ８Ｉ−ランジスタとを直列接続
して、第１．第２の電源間に接続し、前記第１．第２の
ＭＯＳトランジスタのゲート同士を共通接続し第１の入
力となし、前記第１゜第２のＭＯＳトランジスタの直列
接続点を出力となし、前記第３のＭＯＳトランジスタを
第２の入力となしたことを特徴とする。
次に図面を参照しながら本発明を説明する。
第１図は本発明の一実施例のセット優先ＲＳ ＦＦ回路
の回路である。第１図において、本実施例の１もＳＦＦ
回路は、Ｐグ・ヤネルＭｏｓトランジスタｌと、Ｎチャ
ネルＭＯ８トランジスタ２，３とを直列接続してなる。
の回路である。第１図において、本実施例の１もＳＦＦ
回路は、Ｐグ・ヤネルＭｏｓトランジスタｌと、Ｎチャ
ネルＭＯ８トランジスタ２，３とを直列接続してなる。
トランジスタｌのゲート電極とトランジスタ２のゲート
電極とを接続し、その接続点を入力端子Ｓとし、トラン
ジスタ３０ゲート電極を入力端子凡とする。トランジス
タｌのソース電極は、電源ＶＤＤに接続され、トランジ
スタ２のソース電極とトランジスタ３のドレイン電極は
共通接続され、トランジスタ３のソース電極は接地（Ｖ
ｓｓ ）されている。トランジスタｌのドレインを極と
トランジスタ２のソース電極とを直列接続し、その接続
点を出力端子Ｑとする。
電極とを接続し、その接続点を入力端子Ｓとし、トラン
ジスタ３０ゲート電極を入力端子凡とする。トランジス
タｌのソース電極は、電源ＶＤＤに接続され、トランジ
スタ２のソース電極とトランジスタ３のドレイン電極は
共通接続され、トランジスタ３のソース電極は接地（Ｖ
ｓｓ ）されている。トランジスタｌのドレインを極と
トランジスタ２のソース電極とを直列接続し、その接続
点を出力端子Ｑとする。
次にその動作を、第１表を用いて、正論理により説明す
る。
る。
Ｓが％％Ｑ“レベル、几が１０“レベルの時は、トラン
ジスタがオン、トランジスタ２，３がオフとなシ、出力
ＱＦｉゝ１“レベルとなシ、セット状１となる。Ｓが’
Ｑ“レベル、Ｒが“１“レベルの時は、トランジスタ１
はオン、トランジスタ２はオフ、トランジスタ３はオン
となシ、出力Ｑは１１“となシ、セット状態となる。Ｓ
が“ｌ＃レベル、几が′Ｑ“レベルの時は、トランジス
タ１はオフ、トランジスタ２はオン、トランジスタ３は
オフとなり、出力Ｑは変化しない。Ｓが１１“レヘＡ／
、 Ｒカ“１“レベルの時ハ、トランジスタｌはオン
、トランジスタ２はオフ、トランジスタ３はオンとなシ
、出力ＱはＯとなシ、リセット状態となる。
ジスタがオン、トランジスタ２，３がオフとなシ、出力
ＱＦｉゝ１“レベルとなシ、セット状１となる。Ｓが’
Ｑ“レベル、Ｒが“１“レベルの時は、トランジスタ１
はオン、トランジスタ２はオフ、トランジスタ３はオン
となシ、出力Ｑは１１“となシ、セット状態となる。Ｓ
が“ｌ＃レベル、几が′Ｑ“レベルの時は、トランジス
タ１はオフ、トランジスタ２はオン、トランジスタ３は
オフとなり、出力Ｑは変化しない。Ｓが１１“レヘＡ／
、 Ｒカ“１“レベルの時ハ、トランジスタｌはオン
、トランジスタ２はオフ、トランジスタ３はオンとなシ
、出力ＱはＯとなシ、リセット状態となる。
ところで、第３図はダイナミックのＳＲフリップフロッ
プ回路を示す回路図で、その動作機能表を次の第３表に
示す。
プ回路を示す回路図で、その動作機能表を次の第３表に
示す。
第３図において、互いに相補なるｐ、ｎＭＯ８トランジ
スタ７．８からなシ、ドレインの共通接続点を出力Ｑと
する。
スタ７．８からなシ、ドレインの共通接続点を出力Ｑと
する。
第３表
第３表と前記第１表とを比べてわかるように、第１図で
は禁止状態がセット状態となシ、第１図はセット優先回
路となる。
は禁止状態がセット状態となシ、第１図はセット優先回
路となる。
第２図は本発明の他の実施例のセットリセットフリップ
フロップ回路の回路図である。第２図において、本実施
例のリセット優先５ＲＩＦＦ回路は、ＰチャネルＭＣ）
Ｓトランジスタ４，５と、ＮチャネルＭＯＳトランジス
タ６とを含み、構成される。
フロップ回路の回路図である。第２図において、本実施
例のリセット優先５ＲＩＦＦ回路は、ＰチャネルＭＣ）
Ｓトランジスタ４，５と、ＮチャネルＭＯＳトランジス
タ６とを含み、構成される。
トランジスタ４のゲート電極を入力端子Ｓとし、トラン
ジスタ５，６のそれぞれのゲート電極を共通接続し、そ
の接続点を入力端子几とする。トランジスタ４のソース
電極は電源ＶＤＤに接続され、トランジスタ４のドレイ
ン電極とトランジスタ５のソース電極が直列接続され、
トランジスタ６のソース電極は接地（Ｖｓｓ ）されて
いる。トランジスタ５のソース電極と、トランジスタ６
のドレイン電極とは、共通接続され、その接続点を出力
端子Ｑとする。
ジスタ５，６のそれぞれのゲート電極を共通接続し、そ
の接続点を入力端子几とする。トランジスタ４のソース
電極は電源ＶＤＤに接続され、トランジスタ４のドレイ
ン電極とトランジスタ５のソース電極が直列接続され、
トランジスタ６のソース電極は接地（Ｖｓｓ ）されて
いる。トランジスタ５のソース電極と、トランジスタ６
のドレイン電極とは、共通接続され、その接続点を出力
端子Ｑとする。
次に、その動作を、第２表を用いて、正論理によシ説明
する。
する。
Ｓが９０″レベル、ＲがゝＯ“レベルの時は、トランジ
スタ４はオン、トランジスタ５はオン、トランジスタ６
はオフとなり、出力Ｑはゝゝ１“となり、セット状態と
なる。ＳがゝＯ“レベル、凡が“ｌ“レベルの時は、ト
ランジスタ４はオン、トランジスタ５がオフ、トランジ
スタ６がオンとなシ、出力Ｑは０となり、リセット状態
となる。
スタ４はオン、トランジスタ５はオン、トランジスタ６
はオフとなり、出力Ｑはゝゝ１“となり、セット状態と
なる。ＳがゝＯ“レベル、凡が“ｌ“レベルの時は、ト
ランジスタ４はオン、トランジスタ５がオフ、トランジ
スタ６がオンとなシ、出力Ｑは０となり、リセット状態
となる。
８が９１“レベル、Ｒが０“レベルの時、トランジスタ
４はオフ、トランジスタ５はオン、トランジスタ６はオ
フとなり、変化しない。Ｓがゝゝ１“レベル、Ｒ−がゝ
１”レベルの時、リセット状態トなる。これらの動作機
能表を第２表に示す。第２図においては、第３表の禁止
状態がリセット状態となり、リセット優先回路となるこ
とがわかる。
４はオフ、トランジスタ５はオン、トランジスタ６はオ
フとなり、変化しない。Ｓがゝゝ１“レベル、Ｒ−がゝ
１”レベルの時、リセット状態トなる。これらの動作機
能表を第２表に示す。第２図においては、第３表の禁止
状態がリセット状態となり、リセット優先回路となるこ
とがわかる。
本実施例では、禁止入力信号が入力された時、リセット
状態に安定するというｆｌ１点、ダイナミックな回路な
ので、トランジスタ素子数が少なくて隣むという利点が
ある。
状態に安定するというｆｌ１点、ダイナミックな回路な
ので、トランジスタ素子数が少なくて隣むという利点が
ある。
第４図は本発明のさらに他の実施例のセット優先Ｓ Ｒ
Ｆ Ｐ回路を示す回路図である。第４図において、Ｐチ
ャネルＭＯ８）ランラスタ１１．ＮチヤネルＭＯ８トラ
ンジスタ１２．１３を直列接続し、ＰチャネルＭＯＳト
ランジスタ９とＮチャネルＭＯ８トランジスタ１０とを
直列接続し、さらにＰ、ＮチャネルＭＯ８トランジスタ
１４．１５を直列接続して、各々電源ＶＤＤと接地との
間に接続されている。
Ｆ Ｐ回路を示す回路図である。第４図において、Ｐチ
ャネルＭＯ８）ランラスタ１１．ＮチヤネルＭＯ８トラ
ンジスタ１２．１３を直列接続し、ＰチャネルＭＯＳト
ランジスタ９とＮチャネルＭＯ８トランジスタ１０とを
直列接続し、さらにＰ、ＮチャネルＭＯ８トランジスタ
１４．１５を直列接続して、各々電源ＶＤＤと接地との
間に接続されている。
本回路の動作は、前記第】表と同様である。
以上説明したように、本発明は、セット（又はリセット
）優先回路にすることにより、禁止入力時の貫通電流を
防止できる効果があシ、また従来の優先回路では、第８
図、第９図にも示したように、ＣＭＯＳトランジスタを
１４個使用しているが、これを７個で構成することがで
き、もってトランジスタ素子数が減少でき、回路が簡単
で配線も複雑でないという効果がある。
）優先回路にすることにより、禁止入力時の貫通電流を
防止できる効果があシ、また従来の優先回路では、第８
図、第９図にも示したように、ＣＭＯＳトランジスタを
１４個使用しているが、これを７個で構成することがで
き、もってトランジスタ素子数が減少でき、回路が簡単
で配線も複雑でないという効果がある。
第１図は本発明の一実施例のセット優先８１（、ＦＦｌ
路を示す回路図、第２図は第１図の８１（、Ｆ Ｆをリ
セット優先とした回路図、第３図はダイナミックのＳ凡
ＦＦの回路図、第４図は第１図のセット優先Ｓ几ＦＦ回
路に出力反転端子Ｑと１人力反転端子Ｓとを付加した回
路、第５図は従来のＳ几Ｆ Ｆ回路の回路図、第６図は
従来のセット優先５ＲＦＰ回路の回路図、第７図は従来
のリセット優先Ｓ几ＦＦ回路の回路図、第８図は第５図
の従来の５ＲＦＰ回路をトランジスタレベルで示した回
路図、第９図は第６図の従来のセット優先Ｓ凡ＦＦ回路
のＮＯＢゲートとインバータ部とをトランジスタレベル
で示した回路図である。 ＶＤＤ・・・・・・電源、Ｓ、Ｓ、几・・・・・・入力
端子、Ｑ。 Ｑ・・・・・・出力端子、１ 、４ 、５ 、７ 、９
、１１ 、１４゜１６乃至１９．２４乃至２６・・・
・・・Ｐチャネルトランジスタ、２，３，６，８，１０
，１２，１３゜１５．２０，２１，２２，２３，２７，
２８．２９・・・・・・Ｎチャネルトランジスタ、３１
，３２，３３゜３４．３５．３６・・・・・・ＮＡＮＤ
回路、３８，３９・・・・・・ＯＲ回路、３７，４０・
・・・・・インバータ。 代理人 弁理士 内 原 晋 土 蓬４図 茅 ■ 弄 図 崖 図 芽 囚 弄 ワ 図
路を示す回路図、第２図は第１図の８１（、Ｆ Ｆをリ
セット優先とした回路図、第３図はダイナミックのＳ凡
ＦＦの回路図、第４図は第１図のセット優先Ｓ几ＦＦ回
路に出力反転端子Ｑと１人力反転端子Ｓとを付加した回
路、第５図は従来のＳ几Ｆ Ｆ回路の回路図、第６図は
従来のセット優先５ＲＦＰ回路の回路図、第７図は従来
のリセット優先Ｓ几ＦＦ回路の回路図、第８図は第５図
の従来の５ＲＦＰ回路をトランジスタレベルで示した回
路図、第９図は第６図の従来のセット優先Ｓ凡ＦＦ回路
のＮＯＢゲートとインバータ部とをトランジスタレベル
で示した回路図である。 ＶＤＤ・・・・・・電源、Ｓ、Ｓ、几・・・・・・入力
端子、Ｑ。 Ｑ・・・・・・出力端子、１ 、４ 、５ 、７ 、９
、１１ 、１４゜１６乃至１９．２４乃至２６・・・
・・・Ｐチャネルトランジスタ、２，３，６，８，１０
，１２，１３゜１５．２０，２１，２２，２３，２７，
２８．２９・・・・・・Ｎチャネルトランジスタ、３１
，３２，３３゜３４．３５．３６・・・・・・ＮＡＮＤ
回路、３８，３９・・・・・・ＯＲ回路、３７，４０・
・・・・・インバータ。 代理人 弁理士 内 原 晋 土 蓬４図 茅 ■ 弄 図 崖 図 芽 囚 弄 ワ 図
Claims (1)
- 互に相補なる第１、第２のＭＯＳトランジスタの直列体
と、第３のＭＯＳトランジスタとを直列接続して、第１
、第２の電源間に接続し、前記第１、第２のＭＯＳトラ
ンジスタのゲート同士を共通接続し第１の入力となし、
前記第１、第２のＭＯＳトランジスタの直列接続点を出
力となし、前記第３のＭＯＳトランジスタのゲートを第
２の入力となしたことを特徴とするセットリセットフリ
ップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1097968A JPH02274119A (ja) | 1989-04-17 | 1989-04-17 | セットリセットフリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1097968A JPH02274119A (ja) | 1989-04-17 | 1989-04-17 | セットリセットフリップフロップ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02274119A true JPH02274119A (ja) | 1990-11-08 |
Family
ID=14206469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1097968A Pending JPH02274119A (ja) | 1989-04-17 | 1989-04-17 | セットリセットフリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02274119A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5781052A (en) * | 1996-01-16 | 1998-07-14 | Siemens Aktiengesellschaft | Static latches with one-phase control signal |
-
1989
- 1989-04-17 JP JP1097968A patent/JPH02274119A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5781052A (en) * | 1996-01-16 | 1998-07-14 | Siemens Aktiengesellschaft | Static latches with one-phase control signal |
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