JPH03126263A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH03126263A JPH03126263A JP26389589A JP26389589A JPH03126263A JP H03126263 A JPH03126263 A JP H03126263A JP 26389589 A JP26389589 A JP 26389589A JP 26389589 A JP26389589 A JP 26389589A JP H03126263 A JPH03126263 A JP H03126263A
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- Japan
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- gate
- gate electrode
- film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置、特に複数の配線層を有し、信
頼性の高いｎチャンネルＭＯＳＦＥＴを含む半導体装置
及びその製造方法に関する。
頼性の高いｎチャンネルＭＯＳＦＥＴを含む半導体装置
及びその製造方法に関する。
従来、アルミニウム又はアルミニウム合金による複数の
配線層を有する一般的なｎチャンネルＭＯＳＦＥＴを含
む半導体装置は、例えば第３図の断面図に示すように構
成されている。すなわち、まずｎチャンネルＭＯＳＦＥ
Ｔ自体は、第３図に示すように、ｐ型半導体基板１０１
の、フィールド酸化膜１０２によって分離された素子領
域に、ゲート酸化膜１０：Ｌ、ｎ型多結晶シリコンによ
るゲート電極１０４及びｎ型ソース・ドレイン拡散層１
０５をそれぞれ形成することによって構成されている。
配線層を有する一般的なｎチャンネルＭＯＳＦＥＴを含
む半導体装置は、例えば第３図の断面図に示すように構
成されている。すなわち、まずｎチャンネルＭＯＳＦＥ
Ｔ自体は、第３図に示すように、ｐ型半導体基板１０１
の、フィールド酸化膜１０２によって分離された素子領
域に、ゲート酸化膜１０：Ｌ、ｎ型多結晶シリコンによ
るゲート電極１０４及びｎ型ソース・ドレイン拡散層１
０５をそれぞれ形成することによって構成されている。
そしてこのｎチャンネルＭＯＳ Ｆ ＥＴのゲート電極
１０４及びソース・ドレイン拡散層１０５の構造として
は、ソース・ドレイン拡散層１０５はゲート電極１０４
をマスクとしてイオン注入によって形成され、その後の
熱処理によって接合部が第３図に示すように、ゲート電
極１０４の下部まで達するように構成し、またチャンネ
ル領域のゲート酸化膜１０３の厚さは一様に形成される
のが一般的である。
１０４及びソース・ドレイン拡散層１０５の構造として
は、ソース・ドレイン拡散層１０５はゲート電極１０４
をマスクとしてイオン注入によって形成され、その後の
熱処理によって接合部が第３図に示すように、ゲート電
極１０４の下部まで達するように構成し、またチャンネ
ル領域のゲート酸化膜１０３の厚さは一様に形成される
のが一般的である。
次いで、ＣＶＤによって形成されたシリコン酸化膜とＰ
ＳＧよりなる第１層間絶縁膜１０６で素子領域と分離さ
れた第１アルミニウム配線層１０７、及び第２層間絶縁
膜１０８で分離された第２アルミニウム配線層１０９に
よって各素子間の相互接続が行われ、集積回路からなる
ｎチャンネルＭＯ３ＦＦ、 Ｔを含む半導体装置が構成
されている。
ＳＧよりなる第１層間絶縁膜１０６で素子領域と分離さ
れた第１アルミニウム配線層１０７、及び第２層間絶縁
膜１０８で分離された第２アルミニウム配線層１０９に
よって各素子間の相互接続が行われ、集積回路からなる
ｎチャンネルＭＯ３ＦＦ、 Ｔを含む半導体装置が構成
されている。
この際、第２層間絶縁膜１０８は第１アルミニウム配線
層１０７の後で形成されるので、その形成温度及びその
後の熱処理は５００℃以下に制限され、特に低温で形成
することが可能でステップカバレージ（段差被覆性）が
良好なプラズマＣＶＤによるシリコン酸化膜がよく用い
られる。
層１０７の後で形成されるので、その形成温度及びその
後の熱処理は５００℃以下に制限され、特に低温で形成
することが可能でステップカバレージ（段差被覆性）が
良好なプラズマＣＶＤによるシリコン酸化膜がよく用い
られる。
ところで、かかる構成の半導体装置において、ＭＯＳ
Ｆ ＥＴを微細化した場合、ドレイン近傍の高電界によ
って発生したホットキャリヤの注入によって、素子特性
の変動が起こり、信φ頁性の問題が発生する。
Ｆ ＥＴを微細化した場合、ドレイン近傍の高電界によ
って発生したホットキャリヤの注入によって、素子特性
の変動が起こり、信φ頁性の問題が発生する。
この際、パッシベーション膜あるいはアルミニウム配線
層の層間絶縁膜に、低温で形成した絶縁膜、特にプラズ
マＣＶＤで形成したシリコン酸化膜やシリコン窒化膜を
使用した場合、特に顕著となることが知られている。
層の層間絶縁膜に、低温で形成した絶縁膜、特にプラズ
マＣＶＤで形成したシリコン酸化膜やシリコン窒化膜を
使用した場合、特に顕著となることが知られている。
第３図に示した従来の構成の半導体装置において、第２
層間絶縁膜１０８にプラズマＣＶＤによるシリコン酸化
膜を使用した場合のｎチャンネルＭＯ５ＦＥＴと、第３
図に示したものにおいて第２アルミニウム配線層１０９
と第２層間絶縁膜１０８を省略し単層アルミニウム配線
構造とした場合のｎチャンネルＭＯＳＦＥＴの、同一バ
イアス条件における、ホントキャリヤ注入によるドレイ
ン電流の劣化率とストレス印加時間の関係を第４図に比
較して示す。
層間絶縁膜１０８にプラズマＣＶＤによるシリコン酸化
膜を使用した場合のｎチャンネルＭＯ５ＦＥＴと、第３
図に示したものにおいて第２アルミニウム配線層１０９
と第２層間絶縁膜１０８を省略し単層アルミニウム配線
構造とした場合のｎチャンネルＭＯＳＦＥＴの、同一バ
イアス条件における、ホントキャリヤ注入によるドレイ
ン電流の劣化率とストレス印加時間の関係を第４図に比
較して示す。
第４図において、曲線ａは単層アルミニウム配線構造の
ｎチャンネルＭＯＳＦＥＴの劣化率特性曲線で、曲線す
は第３図に示した従来の構成の２層アルミニウム配線構
造のｎチャンネルＭＯＳＦＥＴの劣化率特性曲線である
。この第４図の劣化率特性曲線かられかるように、２層
アルミニウム配線構造とした場合、ホットキャリヤ注入
による素子特性の変動が大きくなり、信頼性が大幅に低
下するという問題点があった。
ｎチャンネルＭＯＳＦＥＴの劣化率特性曲線で、曲線す
は第３図に示した従来の構成の２層アルミニウム配線構
造のｎチャンネルＭＯＳＦＥＴの劣化率特性曲線である
。この第４図の劣化率特性曲線かられかるように、２層
アルミニウム配線構造とした場合、ホットキャリヤ注入
による素子特性の変動が大きくなり、信頼性が大幅に低
下するという問題点があった。
本発明は、従来の２層アルミニウム配線構造を有しｎチ
ャンネルＭＯＳＦＥＴを含む半導体装置における上記問
題点を解消するためになされたもので、２層アルミニウ
ム配線構造を用いた場合でもホットキャリヤ注入に対す
る信頼性の高いｎチャンネルＭＯＳ Ｆ ＥＴを含む半
導体装置を提供することを目的とする。
ャンネルＭＯＳＦＥＴを含む半導体装置における上記問
題点を解消するためになされたもので、２層アルミニウ
ム配線構造を用いた場合でもホットキャリヤ注入に対す
る信頼性の高いｎチャンネルＭＯＳ Ｆ ＥＴを含む半
導体装置を提供することを目的とする。
〔課題を解決するための手段〕
上記問題点を解決するため、本発明は、ゲート電極と、
該ゲート電極の下面に配置され、ゲート電極端部以外の
一様な厚さの中間領域と該一様な厚さの中間領域よりも
膜厚が大きいゲート端部領域とを有するゲート酸化膜と
、接合部がゲート電極上部まで達し前記ゲート酸化膜の
ゲート端部領域の下部に存在するように形成されたｎ型
ソース・ドレイン拡散層と、シリコン酸化膜又はシリコ
ン窒化膜からなる層間絶縁膜を介して配置された上層金
属配線層及び下層金属配線層とでｎチャンネルＭＯＳＦ
ＥＴを含む半導体装置を構成するものである。
該ゲート電極の下面に配置され、ゲート電極端部以外の
一様な厚さの中間領域と該一様な厚さの中間領域よりも
膜厚が大きいゲート端部領域とを有するゲート酸化膜と
、接合部がゲート電極上部まで達し前記ゲート酸化膜の
ゲート端部領域の下部に存在するように形成されたｎ型
ソース・ドレイン拡散層と、シリコン酸化膜又はシリコ
ン窒化膜からなる層間絶縁膜を介して配置された上層金
属配線層及び下層金属配線層とでｎチャンネルＭＯＳＦ
ＥＴを含む半導体装置を構成するものである。
（作 用〕
プラズマＣＶＤによるシリコン酸化膜等の層間絶縁膜を
用いることによる、ホットキャリヤ注入による特性変動
の増大の原因については諸説があるが、ホットホールの
注入が強く関与していると考えられている。一般にホッ
トキャリヤの注入はドレイン拡散層の接合部近傍に限ら
れ、この領域におけるゲート電界は、特性変動が特に顕
著となるゲート電圧（ＶＪ＜ドレイン電圧（ＶＤ）の状
態にあっては、ホットホールの注入を促進する方向に作
用するので、この部分のゲート酸化膜を厚くしてゲート
電界を緩和すれば、ホットホールの注入を抑制できる。
用いることによる、ホットキャリヤ注入による特性変動
の増大の原因については諸説があるが、ホットホールの
注入が強く関与していると考えられている。一般にホッ
トキャリヤの注入はドレイン拡散層の接合部近傍に限ら
れ、この領域におけるゲート電界は、特性変動が特に顕
著となるゲート電圧（ＶＪ＜ドレイン電圧（ＶＤ）の状
態にあっては、ホットホールの注入を促進する方向に作
用するので、この部分のゲート酸化膜を厚くしてゲート
電界を緩和すれば、ホットホールの注入を抑制できる。
したがって本発明において、ｎチャンネルＭＯＳＦＥＴ
のソース・ドレイン拡散層の接合部がゲート電極下部ま
で達し、ゲート酸化膜の膜厚の一様な中間領域より膜厚
の大なるゲート端部領域の下部に存在するように構成す
ることにより、ゲート電界が緩和されてホットホールの
注入を抑制でき、プラズマＣＶＤによるシリコン酸化膜
等の低温で形成された層間絶縁膜を用いた場合のホット
キャリヤ注入による特性変動の増大を低減することがで
きる。
のソース・ドレイン拡散層の接合部がゲート電極下部ま
で達し、ゲート酸化膜の膜厚の一様な中間領域より膜厚
の大なるゲート端部領域の下部に存在するように構成す
ることにより、ゲート電界が緩和されてホットホールの
注入を抑制でき、プラズマＣＶＤによるシリコン酸化膜
等の低温で形成された層間絶縁膜を用いた場合のホット
キャリヤ注入による特性変動の増大を低減することがで
きる。
なおこのような構成とした場合は、逆にホットエレクト
ロンの注入を促進することになるが、このホットエレク
トロンの注入に起因した特性の変動は、プラズマＣＶＤ
によるシリコン酸化膜等の影響をあまり受けないので、
あまり考慮しなくてもよい。
ロンの注入を促進することになるが、このホットエレク
トロンの注入に起因した特性の変動は、プラズマＣＶＤ
によるシリコン酸化膜等の影響をあまり受けないので、
あまり考慮しなくてもよい。
次に実施例について説明する。第１図へ〜（Ｏｌは、本
発明に係るｎチャンネルＭＯＳＦＥＴを含む半導体装置
の一実施例の製造工程を示す図である。
発明に係るｎチャンネルＭＯＳＦＥＴを含む半導体装置
の一実施例の製造工程を示す図である。
まず第１図式に示すように、ｐ型半導体基板１にフィー
ルド酸化膜２とゲート酸化膜３及びｎ型高濃度多結晶シ
リコンによるゲート電極４を形成する。次いで第１図旧
）に示すように、酸化雰囲気において熱処理することに
よってゲート電極４の側部及び上部に熱酸化膜５を形成
する。この際、ゲート電極４の端部からの酸化種の拡散
によって、ゲート電極４の端部にチャンフルの他の領域
と比較してゲート酸化膜の厚い領域５′が形成される。
ルド酸化膜２とゲート酸化膜３及びｎ型高濃度多結晶シ
リコンによるゲート電極４を形成する。次いで第１図旧
）に示すように、酸化雰囲気において熱処理することに
よってゲート電極４の側部及び上部に熱酸化膜５を形成
する。この際、ゲート電極４の端部からの酸化種の拡散
によって、ゲート電極４の端部にチャンフルの他の領域
と比較してゲート酸化膜の厚い領域５′が形成される。
この場合、ソース・ドレインとなる領域の酸化膜５＃を
比較的薄くして、ゲート電極４の下部におけるゲート酸
化膜の厚い領域５′の膜厚をより厚く形成するには、前
記酸化雰囲気による熱処理において、ゲート電極４を構
成しているｎ型高濃度多結晶シリコンの増速酸化効果が
大きい方がよい。したがって、この効果が大きくなるよ
うに、比較的低温の、例えば９５０℃以下の水蒸気雰囲
気を用いることが望ましい。− なおソース・ドレインとなる領域の酸化膜５“を比較的
薄く形成するのは、この領域の酸化膜５″が厚いと、後
にソース・ドレイン拡散層を形成するときのイオン注入
の際に高い加速エネルギーが必要となり、ソース・ドレ
イン拡散層に欠陥が発生し易くなるからである。
比較的薄くして、ゲート電極４の下部におけるゲート酸
化膜の厚い領域５′の膜厚をより厚く形成するには、前
記酸化雰囲気による熱処理において、ゲート電極４を構
成しているｎ型高濃度多結晶シリコンの増速酸化効果が
大きい方がよい。したがって、この効果が大きくなるよ
うに、比較的低温の、例えば９５０℃以下の水蒸気雰囲
気を用いることが望ましい。− なおソース・ドレインとなる領域の酸化膜５“を比較的
薄く形成するのは、この領域の酸化膜５″が厚いと、後
にソース・ドレイン拡散層を形成するときのイオン注入
の際に高い加速エネルギーが必要となり、ソース・ドレ
イン拡散層に欠陥が発生し易くなるからである。
次に第１図（Ｃ）に示すように、ゲート電極４及びその
側部の酸化膜５をマスクとして、ヒ素をイオン注入し熱
拡散によって、ソース・ドレイン領域を構成するｎ型高
濃度拡散層６を形成する。このとき、第１図（Ｃ）に示
すように、このソース・ドレイン拡散層６の接合部６ａ
がゲート電極４の下部における、ゲート酸化膜の厚い領
域５′の下部に到達するように、熱拡散の条件を設定す
る。
側部の酸化膜５をマスクとして、ヒ素をイオン注入し熱
拡散によって、ソース・ドレイン領域を構成するｎ型高
濃度拡散層６を形成する。このとき、第１図（Ｃ）に示
すように、このソース・ドレイン拡散層６の接合部６ａ
がゲート電極４の下部における、ゲート酸化膜の厚い領
域５′の下部に到達するように、熱拡散の条件を設定す
る。
なおこのとき、接合部６ａがゲート酸化膜の膜厚の薄（
一様な領域３まで到達してしまうと、接合部６ａ近傍に
おけるゲート電界の緩和効果がな（なる。また一方、接
合部６ａがゲート電極４の下部まで到達しない場合には
、極めて多量のホットエレクトロンの注入が起こり、ホ
ットキャリヤ耐性が著しく低下する。
一様な領域３まで到達してしまうと、接合部６ａ近傍に
おけるゲート電界の緩和効果がな（なる。また一方、接
合部６ａがゲート電極４の下部まで到達しない場合には
、極めて多量のホットエレクトロンの注入が起こり、ホ
ットキャリヤ耐性が著しく低下する。
次いで第１図ｔＤ）に示すように、従来と同様に、例え
ば減圧ＣＶＤによるシリコン酸化膜からなる第１層間絶
縁膜７と、４５０℃以下の低温のＣＶＤ、例えばプラズ
マＣＶＤによるシリコン酸化膜又はシリコン窒化膜から
なる第２層間絶縁膜９をそれぞれ介して、第１及び第２
アルミニウム配線層８゜１０を順次形成し、ｎチャンネ
ルＭＯＳ Ｆ ＥＴを含む半導体装置を完成させる。
ば減圧ＣＶＤによるシリコン酸化膜からなる第１層間絶
縁膜７と、４５０℃以下の低温のＣＶＤ、例えばプラズ
マＣＶＤによるシリコン酸化膜又はシリコン窒化膜から
なる第２層間絶縁膜９をそれぞれ介して、第１及び第２
アルミニウム配線層８゜１０を順次形成し、ｎチャンネ
ルＭＯＳ Ｆ ＥＴを含む半導体装置を完成させる。
この実施例によって形成したｎチャンネル間Ｏ３ＦＥＴ
の、ホットキャリヤ注入による、ストレス印加時間とド
レイン電流の劣化率の関係を第２図に示す、この劣化率
特性曲線は、第４図に示した従来の構成の素子と同一ゲ
ート長、同一バイアス条件により測定したものであり、
曲線Ｃが本実施例による素子の劣化率特性を示し、曲線
ｄは本実施例に示した素子から第２層間絶縁膜と第２ア
ルミニウム配線層を取り除いて形成した参照例の素子に
おける劣化率特性を示している。なおこの第２図には、
第４図に示した従来の構成の素子における劣化率特性曲
線ａ、ｂも対比のため図示している。
の、ホットキャリヤ注入による、ストレス印加時間とド
レイン電流の劣化率の関係を第２図に示す、この劣化率
特性曲線は、第４図に示した従来の構成の素子と同一ゲ
ート長、同一バイアス条件により測定したものであり、
曲線Ｃが本実施例による素子の劣化率特性を示し、曲線
ｄは本実施例に示した素子から第２層間絶縁膜と第２ア
ルミニウム配線層を取り除いて形成した参照例の素子に
おける劣化率特性を示している。なおこの第２図には、
第４図に示した従来の構成の素子における劣化率特性曲
線ａ、ｂも対比のため図示している。
この第２図に示した各劣化率特性曲線かられかるように
、本実施例に基づく単層アルミニウム配線構造の参照例
の素子では、従来例の素子と比較して、若干ホットキャ
リヤ注入による特性変動が大きいが、２層アルミニウム
配線構造にして本実施例のように構成しても特性の変動
の増大が少なく、従来の２層アルミニウム配線構造のも
のに比べても高い信転性を示している。
、本実施例に基づく単層アルミニウム配線構造の参照例
の素子では、従来例の素子と比較して、若干ホットキャ
リヤ注入による特性変動が大きいが、２層アルミニウム
配線構造にして本実施例のように構成しても特性の変動
の増大が少なく、従来の２層アルミニウム配線構造のも
のに比べても高い信転性を示している。
〔発明の効果〕
以上実施例に基づいて説明したように、本発明によれば
、ｎチャンネル間Ｏ３ＦＥＴのソース・ドレイン拡散層
の接合部がゲート電極下部まで達し、ゲート酸化膜の膜
厚の一様な中間領域よりも膜厚が大きいゲート端部頭載
の下部に存在するように構成したので、プラズマＣＶＤ
によるシリコン酸化膜等を層間絶縁膜とした場合でも、
ホットキャリヤ注入による素子特性の変動が比較的小さ
く、信顛性の高いｎチャンネル間Ｏ３ＦＥＴを含む半導
体装置が得られる。
、ｎチャンネル間Ｏ３ＦＥＴのソース・ドレイン拡散層
の接合部がゲート電極下部まで達し、ゲート酸化膜の膜
厚の一様な中間領域よりも膜厚が大きいゲート端部頭載
の下部に存在するように構成したので、プラズマＣＶＤ
によるシリコン酸化膜等を層間絶縁膜とした場合でも、
ホットキャリヤ注入による素子特性の変動が比較的小さ
く、信顛性の高いｎチャンネル間Ｏ３ＦＥＴを含む半導
体装置が得られる。
第１図へ〜（Ｄｌは、本発明に係る半導体装置の一実施
例の製造工程を示す概略断面図、第２図は、本発明に係
る半導体装置のｎチャンネル間Ｏ３ＦＥＴ及び参照例の
ｎチャンネル間Ｏ３ＦＥＴにおけるホットキャリヤ注入
によるドレイン電流の劣化率とストレス印加時間との関
係を示す図、第３図は、従来のｎチャンネルＭＯＳ Ｆ
ＥＴを含む半導体装置の構成例を示す概略断面図、第
４図は、従来の半導体装置におけるｎチャンネル間Ｏ３
ＦＥＴにおけるホットキャリヤ注入によるドレイン電流
の劣化率とストレス印加時間との関係を示す図である。 図において、１はｐ型半導体基板、２はフィールド酸化
膜、３はゲート酸化膜、４はゲート電極、５は熱酸化膜
、６はｎ型ソース・ドレイン拡散層、７は第１層間絶縁
膜、８は第１アルミニウム配線層、９は第２層間絶縁膜
、１０は第２アルミニウム配線層を示す。 第１図 ５；熱酸化膜 １ｏ：第２アルミニウム配線層 第２図 １Ｅ２ Ｅ３ Ｅ４ Ｅ５ ストレス印加時間（秒） 第３図 第４図 ストレス印加時間（秒）
例の製造工程を示す概略断面図、第２図は、本発明に係
る半導体装置のｎチャンネル間Ｏ３ＦＥＴ及び参照例の
ｎチャンネル間Ｏ３ＦＥＴにおけるホットキャリヤ注入
によるドレイン電流の劣化率とストレス印加時間との関
係を示す図、第３図は、従来のｎチャンネルＭＯＳ Ｆ
ＥＴを含む半導体装置の構成例を示す概略断面図、第
４図は、従来の半導体装置におけるｎチャンネル間Ｏ３
ＦＥＴにおけるホットキャリヤ注入によるドレイン電流
の劣化率とストレス印加時間との関係を示す図である。 図において、１はｐ型半導体基板、２はフィールド酸化
膜、３はゲート酸化膜、４はゲート電極、５は熱酸化膜
、６はｎ型ソース・ドレイン拡散層、７は第１層間絶縁
膜、８は第１アルミニウム配線層、９は第２層間絶縁膜
、１０は第２アルミニウム配線層を示す。 第１図 ５；熱酸化膜 １ｏ：第２アルミニウム配線層 第２図 １Ｅ２ Ｅ３ Ｅ４ Ｅ５ ストレス印加時間（秒） 第３図 第４図 ストレス印加時間（秒）
Claims (1)
- 【特許請求の範囲】 １、ゲート電極と、該ゲート電極の下面に配置され、ゲ
ート電極端部以外の一様な厚さの中間領域と該一様な厚
さの中間領域よりも膜厚が大きいゲート端部領域とを有
するゲート酸化膜と、接合部がゲート電極下部まで達し
前記ゲート酸化膜のゲート端部領域の下部に存在するよ
うに形成されたｎ型ソース・ドレイン拡散層と、シリコ
ン酸化膜又はシリコン窒化膜からなる層間絶縁膜を介し
て配置された上層金属配線層及び下層金属配線層とを備
えたｎチャンネルＭＯＳＦＥＴを含む半導体装置。 ２、ｐ型半導体基板にフィールド酸化膜とゲート酸化膜
と多結晶シリコンからなるゲート電極を形成する工程と
、酸化雰囲気において熱処理を行い、ゲート電極の側部
及び上部に熱酸化膜を形成し、且つゲート酸化膜に中間
領域より膜厚の厚いゲート端部領域を形成する熱処理工
程と、ゲート電極及びゲート電極側部の熱酸化膜をマス
クとしてイオン注入したのち熱拡散を行い、接合部がゲ
ート酸化膜のゲート端部領域の下部に到達するようにｎ
型ソース・ドレイン拡散層を形成する工程と、４５０℃
以下の低温のＣＶＤにより形成されるシリコン酸化膜又
はシリコン窒化膜からなる層間絶縁膜を介して下層金属
配線層と上層金属配線層を順次形成する工程とからなる
ことを特徴とするｎチャンネルＭＯＳＦＥＴを含む半導
体装置の製造方法。 ３、前記熱処理工程は、９５０℃以下の水蒸気雰囲気に
おいて行うことを特徴とする請求項２記載の半導体装置
の製造方法。 ４、前記金属配線層形成工程におけるシリコン酸化膜か
らなる層間絶縁膜は、プラズマＣＶＤによって形成され
ることを特徴とする請求項２記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26389589A JPH03126263A (ja) | 1989-10-12 | 1989-10-12 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26389589A JPH03126263A (ja) | 1989-10-12 | 1989-10-12 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03126263A true JPH03126263A (ja) | 1991-05-29 |
Family
ID=17395747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26389589A Pending JPH03126263A (ja) | 1989-10-12 | 1989-10-12 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03126263A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5798550A (en) * | 1990-10-01 | 1998-08-25 | Nippondenso Co. Ltd. | Vertical type semiconductor device and gate structure |
-
1989
- 1989-10-12 JP JP26389589A patent/JPH03126263A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5798550A (en) * | 1990-10-01 | 1998-08-25 | Nippondenso Co. Ltd. | Vertical type semiconductor device and gate structure |
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