JPH03126265A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は半導体記憶装置およびその製造方法に関し、
特に紫外線により記憶消去が可能なメモリセルと、電気
的に記憶消去がｉ■能なメモリセルとを同一チップ上に
混載した半導体記憶装置およびその製造方法に関する。

（従来の技術） 従来、１チツプ上にＳＲＡＭと、ＥＰＲＯＭとを混載し
た１チツプマイクロコンピユータが良く知られている。

このような、１チツプマイクロコンピユータは、書き替
える必要があるデータと、書き替える必要がほとんどな
いデータとがある場合に用いられている。例えば書き替
える必要があるデータを記憶させる場合には、揮発性メ
モリであるＳＲＡＭで構成されたメモリ部に記憶させ、
書き替える必要がほとんどないデータを記憶させる場合
には、不揮発性メモリであるＥＰＲＯＭで構成されたメ
モリ部に記憶させる。

ところで、上記ＥＰＲＯＭで構成されたメモリ部は、他
のＲＯＭで構成しても構わないが、ＥＰＲＯＭで構成す
ることにより、メーカー側でデータを杏き込む（装置内
に作り込む）必要がな（、ユーザー側で任意なデータを
書き込め、非常に便利で、かつ汎用性の高い製品となる
。

しかし、上記１チツプマイクロコンピユータでは、書き
替える必要があるデータを記憶させるメモリ部がＳＲＡ
Ｍにて構成されているため、チップ上で、このメモリ部
が占める割合が大きいものとなっている。よって、上記
ＳＲＡＭと、ＥＰＲＯＭとを混載した１チツプマイクロ
コンピユータのチップサイズは、大きいものとなってい
る。

（発明が解決しようとする課題） この発明は上記のような点に鑑みて為されたもので、書
き替える必要があるデータを記憶する記憶部と、書き替
える必要がほとんどないデータを記憶する記憶部とを合
せ持つチップサイズの縮小された］チップマイクロコン
ピュータを提供することを目的とする。

［発明の構成］ （課題を解決するための手段） この発明による第１の半導体記憶装置によれば、同−半
導体基板上に、Ｅ２ＰＲＯＭにて構成された第１の記憶
部と、ＥＰＲＯＭにて構成された第２の記憶部と、ＭＯ
ＳＦＥＴにて構成された周辺部とを少なくとも具備して
いることを特徴とする。

また、この第１の半導体記憶装置の製造方法は、半導体
基板上にフィールド絶縁膜を形成し、素子領域として２
２ＰＲＯＭ形成予定領域、ＥＰＲＯＭ形成ｐ定領域、お
よび周辺用ＭＯＳＦＥＴ形成ｒ定領域を得る工程と、上
記Ｅ２ＰＲＯＭ形成予定領域に対して所定の不純物をイ
オン注入し、第１の不純物層を形成する工程と、 素子領域上に第１のゲート絶縁膜を形成する工程と、 上記ＥＰＲＯＭ形成予定領域、および周辺用ＭＯＳＦＥ
Ｔ形成予定領域上に形成された上記第１のゲート絶縁膜
を剥離する工程と、 上記ＥＰＲＯＭ形成予定領域、および周辺用ＭＯＳＦＥ
Ｔ形成予定領域上に上記第１のゲート絶縁膜と膜厚の異
なる第２のゲート絶縁膜を形成する工程と、 上記第１の不純物層上の第１のゲート絶縁膜の一部を除
去し、再度、この除去部分に対して、第１および第２の
ゲート絶縁膜とは膜厚の異なる第３のゲート絶縁膜を形
成する工程と、 全面に、Ｅ２ＰＲＯＭおよびＥＰＲＯＭの浮遊ゲート、
Ｅ２　ＦＲＯＭの選択用ＭＯＳＦＥＴ並びに周辺用ＭＯ
ＳＦＥＴのゲートとなる第１の導電層を形成する工程と
、 この第１の導電層を、Ｅ２ＰＲＯＭおよびＥＰＲＯＭの
１？遊ゲートのセルスリット、Ｅ２　ＦＲＯＭの選択用
ＭＯＳＦＥＴ並びに周辺用ＭＯＳＦＥＴのゲートの形状
にパターニングする工程と、 全面に、第４のゲート絶縁膜を形成する工程と、全面に
、Ｅ’　ＰＲＯＭおよびＥＰＲＯＭの制御ゲートとなる
第２の導電層を形成する工程と、この第２の導電層を、
Ｅ２ＰＲＯＭおよびＥＰＲＯＭの制御ゲートの形状にパ
ターニングし、これをマスクに引き続き上記第１の導電
層をＥ２　ＰＲＯＭおよびＥＰＲＯＭの浮遊ゲートの形
状にパターニングする工程と、 上記Ｅ２ＰＲＯＭおよびＥＰＲＯＭの制御ゲート、Ｅ２
　ＦＲＯＭの選択用ＭＯＳＦＥＴ並びに周辺用ＭＯＳＦ
ＥＴのゲートをマスクにして、ソース／ドレイン領域形
成用の不純物を、基板に対しイオン注入する工程と、 このイオン注入された不純物を活性化して、ソース／ド
レイン領域を形成する工程とを具備することを特徴とす
る。

この発明による第２の半導体記憶装置によれば、同一半
導体基板上に、Ｅ２　ＦＲＯＭにて構成された第１の記
憶部と、ＥＰＲＯＭにて構成された第２の記憶部と、Ｍ
ＯＳＦＥＴにて構成された周辺部とを具備してなる半導
体記憶装置において、Ｅ２ＰＲＯＭおよびＥＰＲＯＭの
が持つ浮遊ゲートと、ＭＯＳＦＥＴが持つゲートとが、
それぞれ異なる導電層にてなることを特徴とする。

また、この第２の半導体記憶装置の製造方法は、半導体
基板上にフィールド絶縁膜を形成し、素子領域としてＥ
’　ＰＲＯＭ形成Ｙ定領域、ＥＰＲＯＭ形成予定領域、
および周辺用ＭＯＳＦＥＴ形成予定領域を得る工程と、
上記Ｅ２　ＦＲＯＭ形成予定領域に対して所定の不純物
をイオン注入し、第１の不純物層を形成する［程と、 素子領域上に第１のゲート絶縁膜を形成する工程と、 上記ＥＰＲＯＭ形成予定領域および周辺用Ｍ　ＯＳ　Ｆ
　Ｅ　Ｔ形成予定領域上に形成された上記第１のゲート
絶縁膜を剥離する工程と、 上記ＥＰＲＯＭ形成予定領域、および周辺用ＭＯＳＦＥ
Ｔ形成予定領域上に上記第１のゲート絶縁膜と膜厚の異
なる第２のゲート絶縁膜を形成する工程と、 上記第１の不純物層上の第１のゲート絶縁膜の一部を除
去し、１１ｆ度、この除去部分に対して、第１および第
２のゲート絶縁膜とは膜厚の異なる第３のゲート絶縁膜
を形成する工程と、 全面に、Ｅ２ＰＲＯＭおよびＥＰＲＯＭの浮遊ゲートと
なる第１の導電層を形成する工程と、この第１の導電層
のうち、Ｅ２ＰＲＯＭおよびＥＰＲＯＭの浮遊ゲートの
セルスリット、Ｅ’　ＦＲＯＭ（７）選択用ＭＯＳＦＥ
Ｔ並びに周辺用ＭＯＳＦＥＴ形成領域に存在する第１の
導電層を除去する工程と、 全面に第４のゲート絶縁膜を形成する工程と、全面に、
Ｅ２ＰＲＯＭおよびＥＰＲＯＭの制御ゲート、Ｅ２　Ｆ
ＲＯＭの選択用ＭＯＳＦＥＴ並びに周辺用〜１０ｓＦＥ
Ｔのゲートとなる第２の導電層を形成する工程と、 この第２の導電層を、Ｅ２　ＦＲＯＭの選択用ＭＯＳＦ
ＥＴ並びに周辺用ＭＯＳＦＥＴのゲートの形状にパター
ニングする工程と、 さらにこの第２の導電層を、Ｅ２ＰＲＯＭおよびＥＰＲ
ＯＭの制御ゲートの形状にパターニングし、これをマス
クに引き続き上記第１の導電層をＥ２ＰＲＯＭおよびＥ
ＰＲＯＭの浮遊ゲートの形状にパターニングする工程と
、 上記Ｅ２　ＰＲＯＭおよびＥＰＲＯＭの制御ゲー１〜、
Ｅ”ＦＲＯＭの選択用ＭＯＳＦＥＴ並びに周辺用ＭＯＳ
ＦＥＴのゲートをマスクにして、ソース／ドレイン領域
形成用の不純物を、基板に対しイオン注入する工程と、 このイオン注入された不純物を活性化して、ソース／ド
レイン明域を形成する工程とを具備することを特徴とす
る。

この発明による第３の半導体記憶装置によれば、同一半
導体基板上に、Ｅ２　ＦＲＯＭにて構成された第１の記
憶部と、ＥＰＲＯＭにて構成された第２の記憶部と、Ｍ
　ＯＳ　Ｆ　Ｅ　Ｔにて構成された周辺部とを具備し、
上記Ｅ２ＰＲＯＭおよびＥＰＲＯＭのが持つ浮遊ゲート
と、ＭＯＳＦＥＴが持つゲートとが、それぞれ異なる導
電層にてなる半導体記憶装置において、Ｅ２Ｆ’ＲＯＭ
およびＥＰＲＯＭが持つ浮遊ゲートと、制御ゲートとの
間に、酸化膜と、酸化されにくい絶縁膜とが存在するこ
とを特徴とする。

また、この第３の半導体記憶装置の製造方法は、半導体
基板上にフィールド絶縁膜を形成し、素子領域としてＥ
２ＰＲＯＭ形成予定領域、ＥＰＲＯＭ形成予定領域、お
よび周辺用ＭＯＳＦＥＴ形成予定領域を得る工程と、上
記Ｅ２ＰＲＯＭ形成予定領域に対して所定の不純物をイ
オン注入し、第１の不純物層を形成する工程と、 素子領域上に第１のゲート絶縁膜を形成する工程と、 上記ＥＰＲＯＭ形成予定領域、および周辺用ＭＯＳＦＥ
Ｔ形成７４’領域上に形成された上記第１のゲート絶縁
膜を剥離する工程と、 上記ＥＰＲＯＭＩじ成予定領域、および周辺用ＭＯＳ　
Ｆ　ｍＴＴ形成予定領域上上記第１のゲート絶縁膜と膜
厚の異なる第２のゲート絶縁膜を形成する工程と、 上記第１の不純物層上の第１のゲート絶縁膜の一部を除
去し、再度、この除去部分に対して、第１および第２の
ゲート絶縁膜とは膜厚の異なる第３のゲート絶縁膜を形
成する工程と、 全面に、Ｅ２　ＰＲＯＭおよびＥＰＲＯＭの浮遊ゲート
となる第１の導電層を形成する］工程と、この第１の導
電層のうち、Ｅ２　ＰＲＯＭおよびＥＰＲＯＭの７ｆ遊
ゲートのセルスリット、Ｅ２ＰＲＯＭの選択用ＭＯＳＦ
ＥＴ並びに周辺用ＭＯＳＦＥＴ形成領域に存在する第１
の導電層を除去する工程と、 全面に第４のゲート絶縁膜を構成する酸化膜層を形成す
る工程と、 全面に第４のゲート絶縁膜を構成する酸化されにくい絶
縁膜層を形成する工程と、 全面に、Ｅ２ＰＲＯＭおよびＥＰＲＯＭの制御ゲート、
Ｅ２　ＦＲＯＭの選択用ＭＯＳＦＥＴ並びに周辺用ＭＯ
ＳＦＥＴのゲートとなる第２の導電層を形成する工程と
、 この第２の導電層を、Ｅ−ｒｐＲｏｈｔの選択用ＭＯＳ
ＦＥＴ並びに周辺用Ｍ　ＯＳ　Ｆ　Ｅ　Ｔのゲートの形
状にパターニングする工程と、 さらにこの第２の導電層を、Ｅ２ＰＲＯＭおよびＥＰＲ
ＯＭの制御ゲートの形状にパターニングし、これをマス
クに引き続き上記第１の導電層をＥ２ＰＲＯＭおよびＥ
　Ｐ　ＲＯＭの浮遊ゲートの形状にパターニングする工
程と、 上記Ｅ２ＰＲＯＭおよびＥＰＲＯＭの制御ゲート、Ｅ２
ＰＲＯＭの選択用ＭＯＳＦＥＴ並びに周辺用ＭＯＳＦＥ
Ｔのゲートをマスクにして、ソース／ドレイン領域形成
用の不純物を、基板に対しイオン注入する工程と、 このイオン注入された不純物を活性化して、ソース／ド
レイン領域を形成する工程とを具備することを特徴とす
る。

この発明による第４の半導体記憶装置によれば、同一半
導体基板上に、Ｅ２　ＦＲＯＭにて構成された第１の記
憶部と、ＥＰＲＯＭにて構成された第２の記憶部と、Ｍ
ＯＳＦＥＴにて構成された周辺部とを具備してなる半導
体記憶装置において、Ｅ２ＰＲＯＭが持つ浮遊ゲートを
構成する導電層と、ＥＰＲＯＭが持つ浮遊ゲートを構成
する導電層との面積抵抗値がそれぞれ異なることを特徴
とする。

また、この第４の半導体記憶装置の製造方法は、半導体
基板上にフィールド絶縁膜を形成し、素子領域としてＥ
２ＰＲＯＭ形成予定領域、ＥＰＲＯＭ形成予定領域、お
よび周辺用ＭＯＳＦＥＴ形成予定領域を得る工程と、上
記ＥＰＲＯＭ形成予定領域に対して所定の不純物をイオ
ン注入し、第１の不純物層を形成する工程と、 素子領域上に第１のゲート絶縁膜を形成する工程と、 上記ＥＰＲＯＭ形成予定領域、および周辺用ＭＯＳＦＥ
Ｔ形成予定領域上に形成された上記第１のゲート絶縁膜
を剥離する工程と、 上記ＥＰＲＯＭ形成予定領域、および周辺用ＭＯＳＦＥ
Ｔ形成予定領域上に上記第１のゲート絶縁膜と膜厚の異
なる第２のゲート絶縁膜を形成する工程と、 上記第１の不純物層上の第１のゲート絶縁膜の一部を除
去し、再度、この除去部分に対して、第１および第２の
ゲート絶縁膜とは膜厚の異なる第３のゲート絶縁膜を形
成する工程と、 全面に、Ｅ２ＰＲＯＭおよびＥＰＲＯＭの；デ遊ゲート
、Ｅ２　ＦＲＯＭの選択用ＭＯＳＦＥＴ並びに周辺用Ｍ
ＯＳＦＥＴのゲートとなる第１の導電層を形成する工程
と、 この第１の導電層のうち、Ｅ２ＰＲＯＭのｌｆ遊ゲート
形成ｒ定領域上に不純物の遮断能力を持つ物質層を形成
する工程と、 この物質層をマスクに、上記第１の導電層に対し不純物
を導入し、この第１の導電層において、面積抵抗値が異
なる領域を少なくとも１箇所形成する工程と、 この面積抵抗値の異なる領域が少なくとも１ｒＲ１所形
成された第１の導電層を、Ｅ２　ＰＲＯＭおよびＥＰＲ
ＯＭの浮遊ゲートのセルスリット、Ｅ２ＰＲＯＭの選択
用ＭＯＳＦＥＴ並びに周辺用Ｍ　ＯＳ　Ｆ　Ｅ　Ｔのゲ
ートの形状にパターニングする工程と、 全面に、第４のゲート絶縁膜を形成する工程と、全面に
、Ｅ２ＰＲＯＭおよびＥＰＲＯＭの制御ゲートとなる第
２の導電層を形成する工程と、この第２の導電層を、Ｅ
２ＰＲＯＭおよびＥＰＲＯＭの制御ゲートの形状にパタ
ーニングし、これをマスクに引き続き上記第１の導電層
をＥ２ＰＲＯＭおよびＥＰＲＯＭの浮遊ゲートの形状に
パターニングする工程と、 上記Ｅ２　ＰＲＯＭおよびＥ　Ｐ　ＲＯＭの制御ゲート
、Ｅ２ＰＲＯＭの選択用ＭＯＳＦＥＴ並びに周辺用ＭＯ
ＳＦＥＴのゲートをマスクにして、ラス／ドレイン領域
形成用の不純物を、基板に対しイオン注入する工程と、 このイオン注入された不純物を活性化して、ソース／ド
レイン領域を形成する工程とを具備することを特徴とす
る。

この発明による第５の半導体記憶装置によれば、同一半
導体基板上に、Ｅ２ＰＲＯＭにて構成された第１の記憶
部と、ＥＰＲＯＭにて構成された第２の記憶部と、ＭＯ
ＳＦＥＴにて構成された周辺部とを具備し、上記Ｅ２Ｐ
ＲＯＭおよびＥ　Ｐ　ＲＯＭのが持つ浮遊ゲートと、Ｍ
ＯＳＦＥＴが持つゲートとが、それぞれ異なる導電層に
てなる半導体記憶装置において、Ｅ２　ＦＲＯＭが持つ
ｌデ遊ゲートを構成する導電層と、ＥＰＲＯＭが持つｌ
デ遊ゲートを構成する導電層との面積抵抗値がそれぞれ
異なることを特徴とする。

また、この第５の半導体記憶装置の製造方法は、十導体
基板上にフィールド絶縁膜を形成し、素子領域としてＥ
２ＰＲＯＭ形成予定領域、Ｅ　Ｐ　ＲＯＭ形成予定領域
、および周辺用ＭＯＳ　Ｆ　Ｅ　Ｔ形成予定領域を得る
工程と、上記Ｅ２ＰＲＯＭ形成ｒ・定領域に対して所定
の不純物をイオンｌ十人し、第１の不純物層を形成する
工程と、 素子領域上に第１のゲート絶縁膜を形成する工程と、 上記ＥＰＲＯＭ形成Ｐ定領域、および周辺用ＭＯＳＦＥ
Ｔ形成予定領域上に形成された上記第１のゲート絶縁膜
を剥離する工程と、 上記Ｅ　Ｆ　ＲＯＭ形成予定領域、および周辺用Ｍ　Ｏ
Ｓ　Ｆ　Ｅ　Ｔ形成予定領域上に上記第１のゲート絶縁
膜と膜厚の異なる第２のゲート絶縁膜を形成する」工程
と、 上記第１の不純物層上の第１のゲート絶縁膜の一部を除
去し、再度、この除去部分に対して、第１および第２の
ゲート絶縁膜とは膜厚の異なる第３のゲート絶縁膜を形
成する工程と、 全面に、Ｅ２ＰＲＯＭおよびＥ　Ｐ　ＲＯＩＡの浮遊ゲ
ートとなる第１の導電層を形成する工程と、この第１の
導電層のうち、Ｅ２ＰＲＯＭの浮遊ゲート形成予定領域
上に不純物の遮断能力を持つ物質層を形成する工程と、 この物質層をマスクに、上記第１の導電層に対し不純物
を導入し、この第１の導電層において、面積抵抗値が異
なる領域を少なくとも１箇所形成する且程と、 この面積抵抗値の異なる領域が少なくとも１箇所形成さ
れた第１の導電層のうち、Ｅ２ＰＲＯＭおよびＥ　Ｐ　
ＲＯＭの浮遊ゲートのセルスリット、Ｅ’　ＰＲＯＭの
選択用ＭＯＳＦＥＴ並びに周辺用Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ
形成領域に存在する第１の導電層を除去する工程と、 全面に第４のゲート絶縁膜を形成する工程と、全面に、
Ｅ２ＰＲＯＭおよびＥＰＲＯＭの制御ゲート、Ｅ２　Ｐ
ＲＯＭの選択用ＭＯＳＦＥＴ並びに周辺用ＭＯＳＦＥＴ
のゲートとなる第２の導電層を形成する工程と、 この第２の導電層を、Ｅ２ＰＲＯＭの選択用ＭＯＳＦＥ
Ｔ並びに周辺用ＭＯＳＦＥＴのゲートの形状にパターニ
ングする工程と、 さらにこの第２の導電層を、Ｅ”　ＰＲＯＭおよびＥＰ
ＲＯＭの制御ゲートの形状にパターニングし、これをマ
スクに引き続き上記第１の導電層をＥノＰＲＯＭおよび
ＥＰＲＯＭの浮遊ゲートの形状にパターニングする工程
と、 上記Ｅ２ＰＲＯＭおよびＥＰＲＯＭの制御ゲート、Ｅ２
ＰＲＯＭの選択用ＭＯＳ　Ｆ　ＥＴ並びにＭＯＳＦＥＴ
のゲートをマスクにして、ソース／ドレイン領域形成用
の不純物を、基板に対しイオン注入する工程と、 このイオン注入された不純物を活性化して、ソース／ド
レイン領域を形成する工程とを具備することを特徴とす
る。

この発明による第６の半導体記憶装置によれば、同一半
導体基板上に、Ｅ２ＰＲＯＭにて構成された第１の記憶
部と、Ｅ　Ｆ　ＲＯＭにて構成された第２の記憶部と、
Ｍ　ＯＳ　Ｆ　Ｅ　Ｔにて構成された周辺部とを具備し
、かつ上記Ｅ２ＰＲＯＭおよびＥ　Ｐ　ＲＯＭのが持つ
ｌヅ遊ゲートと、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔが持つゲートと
が、それぞれ異なる導電層にてなり、上記Ｅ２ＰＲＯＭ
およびＥ　Ｐ　ＲＯＦｖｌが持つ浮遊ゲートと、制御ゲ
ートとの間に、酸化膜と、酸化されにくい絶縁膜とが存
在する半導体記憶装置において、Ｅ２ＰＲＯＭが持つ浮
遊ゲートを構成する導電層と、Ｅ　Ｆ　ＲＯＭが持つ浮
遊ゲートを構成する導電層との面積抵抗値がそれぞれ異
なることを特徴とする。

また、この第６の半導体記憶装置の製造方法は、半導体
基板上にフィールド絶縁膜を形成し、素子領域としてＥ
’　ＦＲＯＭ形成予定領域、Ｅ　Ｐ　ＲＯ＆ｉ形成予定
領域、および周辺用Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ形成予定領域
を得る工程と、上記Ｅ２ＰＲＯＭ形成予定領域に対して
所定の不純物をイオン注入し、第１の不純物層を形成す
る工程と、 素子領域上に第１のゲート絶縁膜を形成する工程と、 上記Ｅ　Ｐ　ＲＯＭ形成予定領域、および周辺用ＭＯＳ
ＦＥＴ形成予定領域上に形成された上記第１のゲート絶
縁膜を剥離する工程と、 上記Ｅ　ＦＲＯＭ形成予定領域、および周辺用Ｍ　ＯＳ
　Ｆ　Ｅ　Ｔ形成予定領域上に上記第１のゲート絶縁膜
と膜厚の異なる第２のゲート絶縁膜を形成する工程と、 上記第１の不純物層上の第１のゲート絶縁膜の一部を除
去し、再度、この除去部分に対して、第１および第２の
ゲート絶縁膜とは膜厚の異なる第３のゲート絶縁膜を形
成する工程と、全面に、Ｅ２ＰＲＯＭおよびＥＰＲＯＭ
の浮遊ゲートとなる第１の導電層を形成する工程と、こ
の第１の導電層のうち、Ｅ２ＰＲＯＭの浮遊ゲート形成
予定領域上に不純物の遮断能力を持つ物質層を形成する
工程と、 この物質層をマスクに、上記第１の導電層に対し不純物
を導入し、この第１の導電層において、面積抵抗値が異
なる領域を少なくとも１箇所形成する工程と、 この面積抵抗値の異なる領域が少なくとも１箇所形成さ
れた第１の導電層のうち、Ｅ２ＰＲＯＭおよびＥＰＲＯ
Ｍの浮遊ゲートのセルスリット、Ｅ’　ＦＲＯＭの選択
用ＭＯＳＦＥＴ並びに周辺用ＭＯＳＦＥＴ形成領域に存
在する第１の導電層を除去する工程と、 全面に第４のゲート絶縁膜を構成する酸化膜層を形成す
る工程と、 全面に第４のゲート絶縁膜を構成する酸化されにくい絶
縁膜層を形成する工程と、 全面に、Ｅ２ＰＲＯＭおよびＥＰＲＯＭの制御ゲート、
Ｅ２　ＦＲＯＭの選択用ＭＯＳＦＥＴ並びに周辺用ＭＯ
ＳＦＥＴのゲートとなる第２の導電層を形成する工程と
、 この第２の導電層を、Ｅ２ＰＲＯＭの選択用ＭＯＳＦＥ
Ｔ並びに周辺用ＭＯＳＦＥＴのゲートの形状にパターニ
ングする工程と、 さらにこの第２の導電層を、Ｅ２　ＰＲＯＭおよびＥ　
Ｐ　ＲＯＭの制御ゲートの形状にパターニングし、これ
をマスクに引き続き上記第１の導電層をＥ’　ＰＲＯＭ
およびＥＰＲＯＭの浮遊ゲートの形状にパターニングす
る工程と、 上記Ｅ２ＰＲＯＭおよびＥＰＲＯＭの制御ゲート、Ｅ２
　ＦＲＯＭの選択用ＭＯＳＦＥＴ並びに周辺用ＭＯＳＦ
ＥＴのゲートをマスクにして、ソース／ドレイン領域形
成用の不純物を、基板に対しイオン注入する工程と、 このイオン注入された不純物を活性化して、ソース／ド
レイン領域を形成する工程とを具備することを特徴とす
る。

（作用） 上記のような第１ないし第６の半導体記憶装置にあって
は、Ｅ２ＰＲＯＭにて構成された記憶部において、電気
的に記憶消去が可能であるため、データの随時書き替え
というＲＡＭ動作が可能であり、よって、例えばチップ
上に形成されているＳＲＡＭとの置き換えが可能である
。しかも、従来のＳＲＡＭに比較して、その１セル当り
の面積は約１１５であることから、上記第１ないし第６
の半導体記憶装置のチップサイズは小さくなる。

さらに、このＥ２ＰＲＯＭにて構成された記憶部におい
ては、従来のＳＲＡＭではできなかったデータの記憶と
いうＲＯＭ動作も可能になることから、上記第１ないし
第６の半導体記憶装置の機能性は高いものになる。

上記第１の半導体記憶装置の製造方法によれば、Ｅ２Ｐ
ＲＯＭ形成領域に存在する第１ゲート絶縁膜と、トンネ
ル絶縁膜と、ＥＰＲＯＭ形成領域およびＭＯＳＦＥＴ形
成領域に存在する第１ゲート絶縁膜とを、それぞれ異な
る膜厚に形成して、Ｅ２ＰＲＯＭと、Ｅ　Ｆ　ＲＯＭと
、ＭＯＳＦＥＴとか同一チップに形成できるようになる
。

上記第２の半導体記憶装置の製造方法によれば、Ｅ２Ｐ
ＲＯＭ形成領域のＥ２　ＦＲＯＭセルの第１ゲート絶縁
膜と、トンネル絶縁膜と、ＥＰＲＯＭ形成領域の第１ゲ
ート絶縁膜と、ＭＯＳＦＥＴ形成領域およびＥ２　ＦＲ
ＯＭ形成領域の選択トランジスタの第１ゲート絶縁膜と
を、それぞれ異なる膜厚に形成して、さらに、Ｅ２　Ｐ
ＲＯＭおよびＥＰＲＯＭの浮遊ゲートと、ＭＯＳＦＥＴ
（Ｅ２ＰＲＯＭの選択トランジスタを含む）のゲートと
を、それぞれ異なる導電層にて形成して、Ｅ２ＰＲＯＭ
と、ＥＰＲＯＭと、ＭＯＳＦＥＴとが同一チップに形成
できるようになる。

上記第３の半導体記憶装置の製造方法によれば、Ｅ２Ｐ
ＲＯＭ形成領域のＥ２ＰＲＯＭセルの第１ゲート絶縁膜
と、トンネル絶縁膜と、ＥＰＲＯＭ形成領域の第１ゲー
ト絶縁膜と、ＭＯＳＦＥＴ形成領域およびＥ２　ＦＲＯ
Ｍ形成領域の選択トランジスタの第１ゲート絶縁膜とを
、それぞれ異なる膜厚に形成して、さらに、Ｅ２ＰＲＯ
ＭおよびＥＰＲＯＭの浮遊ゲートと、ＭＯＳＦＥＴ（Ｅ
２ＰＲＯＭの選択トランジスタを含む）のゲートとを、
それぞれ異なる導電層にて形成して、Ｅ２ＰＲＯＭと、
ＭＯＳＦＥＴとが同一チップに形成できるようになる。

しかも、ＭＯＳＦＥＴ（Ｅ’　ＦＲＯＭの選択トランジ
スタを含む）のチャネル領域に対するチャネルインプラ
の際には、犠牲酸化膜の導入が可能となる。

上記第４の半導体記憶装置の製造方法によれば、第１の
半導体記憶装置の製造方法の作用に加えて、Ｅ”　ＦＲ
ＯＭの浮遊ゲートと、ＥＰＲＯＭの浮遊ゲートとの面積
抵抗値とを、互いに異ならせて形成できるようになる。

上記第５の半導体記憶装置の製造方法によれば、第２の
半導体記憶装置の製造方法の作用に加えて、Ｅ２ＰＲＯ
Ｍの浮遊ゲートと、ＥＰＲＯＭの浮遊ゲートとの面積抵
抗値とを、互いに異ならせて形成できるようになる。

上記第６の半導体記憶装置の製造方法によれば、第３の
半導体記憶装置の製造方法の作用に加えて、Ｅ２　ＦＲ
ＯＭの浮遊ゲートと、ＥＰＲＯＭの浮遊ゲートとの面積
抵抗値とを、互いに異ならせて形成できるようになる。

（実施例） 以下、図面を参照して、この発明の実施例に係わる半導
体記憶装置およびその製造方法について説明する。

第１図は、この発明の第１の実施例に係わる半導体記憶
装置の概念を示す断面図である。

第２図（ａ）ないし第２図（ｈ）は、第１図に示す半導
体記憶装置を製造工程順に示した断面図である。

まず、第１図の断面図に示すように、半導体基板１上に
は、フィールド酸化膜２が形成され、Ｅ２ＰＲＯ？ｖｉ
形成領域、ＥＰＲＯＭ形成領域、および周辺用ＭＯＳＦ
ＥＴ形成領域の各能動素子領域に、それぞれ分離されて
いる。

これらの能動素子領域のうち、まず、 Ｅ２ＰＲＯＭ形成領域における能動素子の構造について
説明する。Ｅ２ＰＲＯＭ形成領域における基板１の表面
領域には、基板１とは反対導電型のソース／ドレイン領
域３が２箇所に形成されている。これらのソース／ドレ
イン領域３の相互間には、第２のソース／ドレイン領域
３′が１箇所形成されている。第２のソース／ドレイン
領域３′には、これに接して、基板１とは反対導電型の
不純物層４が形成されている。ソース／ドレイン領域３
と、第２のソース／ドレイン領域３′との相互間に形成
されるチャネル領域上には、第１ゲート酸化膜５が形成
されている。この第１ゲート酸化ｐｉｋ５の膜厚は、例
えば４３０人程度である。ただし、不純物層４上に存在
する第１ゲート酸化膜５には、一部、膜厚が、例えば１
００人程度のトンネル酸化膜５′が設けられている。こ
れらの第１ゲート酸化膜５、およびトンネル酸化膜５′
上には、第１層ポリシリコン層にて形成された浮遊ゲー
ト６が形成されている。選択用ＭＯＳＦＥＴ側に存在す
るソース／ドレイン領域３と、第２のソース／ドレイン
領域３′との相互間に形成されるチャネル領域上には、
選択用Ｍ　ＯＳ　Ｆ　Ｅ　Ｔの第１ゲート酸化膜７が形
成されている。この第１ゲート酸化膜７の膜厚は、第１
ゲート酸化膜５の膜厚と同じであり、例えば４３０人程
度である。この第１ゲート酸化膜７上には、第１層ポリ
シリコン層にて形成された選択用ＭＯＳＦＥＴのゲート
８が形成されている。

一方、浮遊ゲート６上には、第２ゲート酸化膜９が形成
されている。この第２ゲート酸化膜９上には、第２層ポ
リシリコン層にて形成された制御ゲート１０が形成され
ている。全面には、層間絶縁膜１１が形成され、この層
間絶縁膜１１には、ソース／ドレイン領域３に通じるコ
ンタクト孔１２が開孔されている。このコンタクト孔１
２内には、例えばアルミニウムからなる配線１２′が形
成されている。さらに、層間絶縁膜１１上には、表面保
護膜１３が形成されている。

次に、ＥＰＲＯＭ形成領域における能動素子の構造につ
いて説明する。ＥＰＲＯＭ形成領域における基板１の表
面領域には、基板１とは反対導電型のソース／ドレイン
領域１４が２箇所に形成されている。これらのソース／
ドレイン領域１４の相互間に存在するチャネル領域上に
は、第１ゲート酸化膜１５が形成されている。この第１
ゲート酸化膜１５の膜厚は、例えば２５０人程度である
。

この第１ゲート酸化膜１５上には、第１層ポリシリコン
層にて形成された浮遊ゲート１６が形成されている。こ
の浮遊ゲート１６上には、第２ゲート酸化膜１７が形成
されている。この第２ゲート酸化膜１７上には、第２層
ポリシリコン層にて形成された制御ゲート１８が形成さ
れている。全面には、層間絶縁膜１１が形成され、この
層間絶縁膜１１には、ソース／ドレイン領域１４に通じ
るコンタクト孔１９が開孔されている。このコンタクト
孔１つ内には、例えばアルミニウムからなる配線１９′
が形成されている。さらに、層間絶縁膜１１上には、表
面保護膜１３が形成されている。

尚、図示するＥ２　ＰＲＯＭおよびＥＰＲＯＭは、ソー
スおよびドレインにおのおの配線が接続された、いわゆ
る２バス方式のものである。

次に、周辺用ＭＯＳＦＥＴ形成領域における能動素子の
構造について説明する。ＭＯＳＦＥＴ形成領域における
基板１の表面領域には、基板１とは反対導電型のソース
／ドレイン領域２０が２箇所に形成されている。これら
のソース／ドレイン領域２０の相互間に存在するチャネ
ル領域上には、第１ゲート酸化膜２１が形成されている
。この第１ゲート酸化膜２１の膜厚は、第１ゲート酸化
膜１５と同じであり、例えば２５０人程度である。

この第１ゲート酸化膜２１上には、第１層ポリシリコン
層にて形成されたゲート２２が形成されている。全面に
は、層間絶縁膜１１が形成され、この層間絶縁膜１１に
は、ソース／ドレイン領域２０に通じるコンタクト孔２
３が開孔されている。

このコンタクト孔２３内には、例えばアルミニウムから
なる配線２３′が形成されている。さらに、層間絶縁膜
１１上には、表面保護膜１３が形成されている。

第１の実施例に係わる半導体記憶装置は、以上のような
構造となっている。

このような、第１の実施例に係わる半導体記憶装置によ
れば、Ｅ２ＰＲＯＭと、ＥＰＲＯＭとが同一基板１上に
混載されている。したがって、１チツプ上に、Ｅ２ＰＲ
ＯＭにて構成され、電気的に記憶消去が可能である記憶
部と、ＥＰＲＯＭに゛Ｃ構成され、紫外線照射により記
憶消去が可能である記憶部とを備えた半導体記憶装置が
実現される。

また、Ｅ２ＰＲＯＭは、電気的に記憶の消去が可能であ
るため、データの随時書き替えというＲＡＭ動作が可能
である。そこで、従来のＳ　ＲＡ　Ｍ、Ｅ　Ｐ　ＲＯＭ
混載１チップマイクロコンピュータにおいて、ＳＲＡＭ
を、Ｅ２ＰＲＯＭと置き換えることが可能である。しか
も、Ｅ２ＰＲＯＭは、ＳＲＡＭに比較して、その１セル
当りの面積が約１１５であることから、第１の実施例に
係わる半導体記憶装置のチップサイズは小さいものとな
る。

さらに、このＥ２ＰＲＯＭにて構成された記憶部では、
従来のＳＲＡＭではできなかった不揮発性のデータ記憶
というＲＯＭ動作も可能であり。

よって、人力されたデータは、全て消去されるものでは
なくなり、必要に応じてデータの記憶が可能となり、１
チツプマイクロコンピユータの機能は、より高いものと
なる。

さらに、本発明の効果としては、従来のＥＰＲＯＭ搭載
半導体記憶装置と、Ｅ２ＰＲＯＭ搭載半導体記憶装置と
を、それぞれ１チツプにモノリシック化することも可能
であり、例えばシステムの簡略化、高機能化等にも貢献
できる。

次に、第２図（ａ）ないし第２図（ｈ）を参照して、第
１の実施例に係わる半導体記憶装置の製造方法について
説明する。第２図（ａ）ないし第２図（ｈ）において、
各参照する符号は、第１図と対応するものとする。

まず、第２図（ａ）に示すように、例えばｐ型半導体基
板１（ここでは、便宜上、基板１をｐ型とした場合につ
いて説明をする）上に、例えば公知であるＬＯＣＯＳ法
により、フィールド酸化膜２を選択的に形成し、Ｅ’　
ＦＲＯＭ形成領域、ＥＰＲＯＭ形成領域、および周辺用
ＭＯＳＦＥＴＯ６ＦＥＴ形成領域子領域に、それぞれ分
離する。

次に、露出している基板１の表面に、例えば熱酸化法に
より、第１の熱酸化膜２４を形成する。次に、Ｅ２ＰＲ
ＯＭ形成領域における基板１の所定の場所に対して、例
えば図示しないホトレジストによるマスクを用いて、選
択的に、ｎ型不純物であるヒ素をイオン注入し、ｎ型不
純物層４を形成する。

次に、第２図（ｂ）に示すように、ＥＰＲＯＭ形成領域
、および周辺用ＭＯＳＦＥＴ形成領域上に形成されてい
る第１の熱酸化膜２４を除去し、例えば基板１表面を露
出させる。

次に、第２図（Ｃ）に示すように、ＥＰＲＯＭ形成領域
、および周辺用ＭＯＳＦＥＴ形成領域における基板１の
露出面に、例えば熱酸化法により、第２の熱酸化膜２５
を形成する。このとき、熱酸化時の熱により、第１の熱
酸化膜２４も成長し、膜厚が若干厚くなる。

次に、第２図（ｄ）に示すように、 Ｅ２ＰＲＯＭ形成領域におけるｎ型不純物層４上に存在
する第１の熱酸化膜２４を、一部、例えば図示しないホ
トレジストを用いた写真蝕刻法によって除去し、基板１
が露出した除去部２６を形成する。次に、この除去部２
６内に、例えば熱酸化法により、第３の熱酸化膜２７を
形成する。このとき、熱酸化時の熱により、第１の熱酸
化膜２４、および第２の熱酸化膜２５も成長し、膜厚が
若干厚くなる。

次に、第２図（ｅ）に示すように、全面に、例えばＣＶ
Ｄ法により、第１層ポリシリコン層２８を形成する。こ
こで、第１の熱酸化膜２４、第２の熱酸化膜２５、およ
び第３の熱酸化膜２７の成長は、はぼ止まる。このとき
の膜厚は、例えばそれぞれ約４３０人、約２５０人、お
よび約１００人である。これらの膜厚値は、上記値に限
られるものではなく、それぞれ適切な膜厚値に設定して
よいことは勿論である。ところで、実施例中における第
１の熱酸化膜２４の膜厚は、第１図に図示する第１ゲー
ト酸化膜５および７の膜厚に、はぼ等しいものとなる。

同様に、第２の熱酸化膜２５の膜厚は、第１ゲート酸化
膜１５、並びに第１ゲート酸化膜２１の膜厚に、はぼ等
しいものとなり、第３の熱酸化膜２７の膜厚は、トンネ
ル酸化膜５′の膜厚に、はぼ等しいものとなる。

次に、第１層ポリシリコン層２８に対し、例えばＰＯＣ
ｌ３雰囲気中におけるリン拡散により、第１層ポリシリ
コン層２８が、所望の面積抵抗値ρＳを持つように導体
化（ｎ型化）する。この第１層ポリシリコン層２８の導
体化処理は、別にｎ型不純物のイオン注入によっても構
わない。また、あらかじめ不純物がドープされた形で、
第１層ポリシリコン層２８を形成しても構わない。

次に、第２図（ｆ）に示すように、第１層ポリシリコン
層２８を、例えば図示しないホトレジストを用いた写真
蝕刻法により、Ｅ２ＰＲＯＭおよびＥＰＲＯＭにおける
浮遊ゲートのセルスリット（第２図（ｆ）には図示せず
）、選択用ＭＯＳＦＥＴ並びに周辺用ＭＯＳＦＥＴのゲ
ートの形状（これらの部分には、符号２８′を付す）に
パターニングする。この状態の；［面図を第３図に図示
する。

第３図に図示するように、第１層ポリシリコン層２８に
は、フィールド酸化膜２上で、ワード線方向におけるセ
ルの浮遊ゲートを、互いに分離するセルスリット２９が
パターニングされ、さらに、選択用ＭＯＳＦＥＴ並びに
周辺用ＭＯＳＦＥＴ形成領域上では、ゲートの形状２８
′にパターニングされている。ここで、周辺用ＭＯＳＦ
ＥＴにおけるゲートの形状２８′は、おのおのゲートが
分離されるようにパターニングされている。これは、別
にゲートがおのおの分離されるように形成する必要はな
く、回路構成によっては必ずしも分離する必要はない。

第３図中のＡ−Ａ’線に沿う断面は、第２図（ｆ）であ
る。

次に、第２図（ｇ）に示すように、全面に、例えば熱酸
化法により、第４の熱酸化膜３０を形成する。この第４
の熱酸化膜３０は、Ｅ２ＰＲＯＭおよびＥＰＲＯＭの第
２ゲート酸化膜となるものであり、したがって、その膜
厚は、両メモリセルの特性に合わせて設定される。次に
、全面に、例えばＣＶＤ法により、第２層ポリシリコン
層３１を形成する。次に、この第２層ポリシリコン層３
１に対し、例えばＰＯＣｌ３雰囲気中におけるリン拡散
により、第２層ポリシリコン層３１が、所望の面積抵抗
値ｐｓを持つように導体化（ｎ型化）する。この第２層
ポリシリコン層３１の導体化処理は、別にｎ型不純物の
イオン注入によっても構わない。また、あらかじめ不純
物がドープされた形で、第２層ポリシリコン層３１を形
成しても構わない。

次に、第２図（ｈ）に示すように、ＥＰＲＯＭ形成領域
、およびＥ２ＰＲＯＭ形成領域のメモリトランジスタ領
域の上部を、例えば図示しないホトレジストによってマ
スクする。次に、ホトレジストをマスクとして、周辺用
ＭＯＳＦＥＴ形成領域、および選択用ＭＯＳＦＥＴ領域
の上部に存在する第２層ポリシリコン層３１を除去する
。

次に、図示しないホトレジストを除去し、今度は、周辺
用ＭＯＳＦＥＴ形成領域、および選択用ＭＯＳＦＥＴ領
域の上部を、例えば図示しないホトレジストによってマ
スクする。これとともに、Ｅ２ＰＲＯＭおよびＥＰＲＯ
Ｍの制御ゲートパターンを、ホトレジストに形成する。

次に、ホトレジストをマスクとして、第２層ポリシリコ
ン層３１、第４の熱酸化膜３０、および第１層ポリシリ
コン層２８を順次除去する、いわゆるセルファラインエ
ツチングを行なう。このセルファラインエツチングによ
って、第１層ポリシリコン！￥２８にて構成された浮遊
ゲート６．１６、並びにＭＯＳＦＥＴ　（選択用Ｍ　Ｏ
Ｓ　Ｆ　Ｅ　Ｔを含む）のゲト８．２２が形成される。

同様に、第４の熱酸化膜３０にて構成された第２ゲート
酸化膜９．１７、並びに第２層ポリシリコン層３１にて
構成された制御ゲート１０．１８が形成される。また、
第１の熱酸化膜２４にて構成された第１ゲート酸化膜５
．７が形成される。同様に、第２の熱酸化膜２５にて構
成された第１ゲート酸化膜１５．２１が形成され、第３
の熱酸化膜２７にて構成されたトンネル酸化膜５′が形
成される。次に、制御ゲート１０および１８、並びにＭ
ＯＳＦＥＴ（選択用ＭＯＳＦＥＴを含む）のゲート８．
２２をマスクにして、ｎ型不純物である、例えばヒ索３
２を、基板１に対してイオン注入することにより、基板
１とは反対導電型のソース／ドレイン領域３．３′　１
４．２０を、それぞれ形成する。次に、これらのソース
／ドレイン領域３．３′１４．２０を、例えば熱処理す
ることにより、活性化させる。ここで、ソース／ドレイ
ン領域３′は、ｎ型不純物層４に接するように活性化さ
れる。

この後、第１図に示すように、全面に層間絶縁［１１を
形成する。次に、例えば図示しないホトレジストを用い
た写真蝕刻法により、層間絶縁膜１１に対して、ソース
／ドレイン領域３．１４．２０等に通じるコンタクト孔
１２．１９．２３を、選択的に開孔する。次に、例えば
スパッタ法により、コンタクト孔１２．１つ、２３内を
含む全面に、アルミニウム等の導電性の材料−を蒸着し
、これを所定の配線１２’　　　１９’　　２３’等の
形状にパターニングする。そして、最後に、表面保護膜
］３を全面に形成することにより、この発明の第１の実
施例に係わる半導体記憶装置が製造される。

このような、第１の実施例に係わる半導体記憶装置の製
造方法によれば、第１ゲート酸化膜５．７、トンネル酸
化膜５′、第１ゲート酸化膜１５．２１を、それぞれ異
なる膜厚に形成して、Ｅ２ＰＲＯＭと、ＥＰＲＯＭと、
ＭＯＳＦＥＴとが同一チップに形成できる。本実施例中
では、第１ゲート酸化膜５，７の膜厚が４３０人、第１
ゲート酸化膜１５．２１の膜厚が２５０人、トンネル酸
化膜５′の膜厚が１００人となっている。

以下、第４図、第５図（ａ）ないし第５図（ｄ）、およ
び第６図を参照して、この発明の第２の実施例に係わる
半導体記憶装置およびその製造方法について説明する。

第４図は、この発明の第２の実施例に係わる半導体記憶
装置の概念を示す断面図である。

第５図（ａ）ないし第５図（ｄ）は、第４図に示す半導
体記憶装置を製造工程順に示した断面図である。

第４図の断面図において、第１図と同一の部分について
は、同一の参照符号を付し、重複する説明は避けるもの
とする。

この第２の実施例に係わる半導体記憶装置の特徴として
は、主に、以下に説明する４点がある。

第４図に示すように、まず、第１に、 Ｅ２ＰＲＯＭ形成領域におけるメモリトランジスタの第
１ゲート酸化膜５と、選択用ＭＯＳＦＥＴの第１ゲート
酸化膜３３との膜厚が互いに異なる点である。第１の実
施例に係わる半導体記憶装置では、これらが、同一の膜
厚を持っていた。本第２の実施例に係わる半導体記憶装
置では、第１のゲート酸化膜５の膜厚が、例えば４３０
人程度であり、第１のゲート酸化膜３３の膜厚が、例え
ば２５０人程度である。

第２に、ＥＰＲＯＭ形成領域における第１ゲート酸化膜
１５と、周辺用ＭＯＳ　Ｆ　Ｅ　Ｔ形成領域における第
１ゲート酸化膜３５との膜厚が異なる点である。第１の
実施例に係わる半導体記憶装置では、これらが、同一の
膜厚を持っていた。本第２の実施例に係わる半導体記憶
装置では、第１のゲート酸化膜１５の膜厚が、例えば２
５０人程度であり、第１のゲート酸化膜３５の膜厚が、
例えば１５０人程度である。

第３に、選択用ＭＯＳＦＥＴのゲート３４が第２層ポリ
シリコン層にて形成されている点である。

第１の実施例に係わる半導体記憶装置では、これが第１
層ポリシリコン層にて形成されていた。

第４に、周辺用ＭＯＳＦＥＴのゲート３６が第２層ポリ
シリコン層にて形成されている点である。

第１の実施例に係わる半導体記憶装置では、これが第１
層ポリシリコン層にて形成されていた。

以上の４つの特徴から、第２の実施例に係わる半導体記
憶装置によれば、第１層ポリシリコン層にて形成された
浮遊ゲート６．１６と、ＭＯＳＦＥＴ（選択用ＭＯＳＦ
ＥＴを含む）のゲート３４．３６との、例えば面積抵抗
値ρＳや、膜厚等を、それぞれ任意に変えることができ
る。

よって、第１の実施例に係わる半導体記憶装置に比べて
、Ｅ２　ＰＲＯＭおよびＥＰＲＯＭの特性の設定、並び
にＭＯＳＦＥＴ　（Ｅ２ＰＲＯＭの選択トランジスタを
含む）の特性の設定に、互いに自由度を持たせることが
できる。

次に、第５図（ａ）ないし第５図（ｄ）を参照して、第
２の実施例に係わる半導体記憶装置の製造方法について
説明する。第５図（ａ）ないし第５図（ｄ）において、
各参照する符号は、第４図と対応するものとする。

尚、第５図（ａ）までの工程は、第１の実施例に係わる
半導体記憶装置で説明した第２図（ａ）ないし第２図（
ｄ）の工程と、はぼ同一の工程であるので省略する。

第５図（ａ）に示すように、第１の実施例に係わる半導
体記憶装置で説明した第２図（ｄ）までの工程と、はぼ
同一の工程を経て形成された装置の全面に、例えばＣＶ
Ｄ法により、第１層ポリシリコン層２８を形成する。こ
こで、第１の熱酸化膜２４、第２の熱酸化膜２５、およ
び第３の熱酸化膜２７の成長は、はぼ止まる。このとき
の膜厚は、例えばそれぞれ約４３０人、約２５０人、お
よび約１００人である。これらの膜厚値は、上記値に限
られるものではなく、それぞれ適切な膜厚値に設定して
よいことは勿論である。ところで、この実施例中では、
第１の熱酸化膜２４の膜厚が、第４図に図示する第１ゲ
ート酸化膜５の膜厚に、はぼ等しいものとなる。同様に
、第２の熱酸化膜２５の膜厚は、第１ゲート酸化膜１５
の膜厚に、はぼ等しいものとなる。第３の熱酸化膜２７
の膜厚は、トンネル酸化膜５′の膜厚に、はぼ等しいも
のとなる。次に、第１層ポリシリコン層２８に対し、例
えばＰ　ＯＣｌ　ｑ雰囲気中におけるリン拡散により、
第１層ポリシリコン層２８が所望の、面積抵抗値ρＳを
持つように導体化（ｎ型化）する。この第１層ポリシリ
コン層２８の導体化処理は、別にｎ型不純物のイオン注
入によっても構わない。また、あらかじめ不純物がドー
プされた形で第１層ポリシリコン層２８を形成しても構
わない。

次に、第５図（ｂ）に示すように、第１層ポリシリコン
層２８に対して、例えば図示しないホトレジストを用い
た写真蝕刻法により、セルスリット（第５図（ｂ）には
図示せず）をパターニングし、同時に、周辺用ＭＯＳＦ
ＥＴ形成領域および選択用ＭＯＳＦＥＴ領域上に存在す
る第１層ポリシリコン層２８を除去する。この状態の平
面図を第６図に示す。

第６図に図示するように、第１層ポリシリコン層２８に
は、フィールド酸化膜２上で、ワード線方向におけるセ
ルの浮遊ゲートを、それぞれ分離するセルスリット２つ
がパターニングされている。

ここで、周辺用ＭＯＳＦＥＴ形成領域および選択用ＭＯ
ＳＦＥＴ領域上に存在する第１層ポリシリコン層２８は
除去されている。第６図中のＢ−Ｂ’線に沿う断面は、
第５図（ｂ）である。

次に、第５図（ｃ）に示すように、全面に、例えば熱酸
化法により、第４の熱酸化膜３０を形成する。この第４
の熱酸化膜３０は、Ｅ２ＰＲＯＭおよびＥＰＲＯＭの第
２ゲート酸化膜、並びにＭＯＳＦＥＴ（選択用ＭＯＳ　
Ｆ　Ｅ　Ｔを含む）の第１ゲート酸化膜となるものであ
り、したがって、その膜厚は、Ｅ２ＰＲＯＭおよびＥＰ
ＲＯＭの特性、並びｌ：ＭＯｓＦＥＴ（選択用ＭＯＳＦ
ＥＴを含む）の特性に合イ）せて設定される。次に、全
面に、例えばＣＶＤ法により、第２層ポリシリコン層３
１を形成する。次に、この第２層ポリシリコン層３１に
対し、例えばＰＯＣ１３雰囲気中におけるリン拡散によ
り、第２層ポリシリコン層３１が、所望の面積抵抗値ρ
Ｓを持つように導体化（ｎ型化）する。この第２層ポリ
シリコン層３１の導体化処理は、別にｎ型不純物のイオ
ン注入によっても構わない。また、あらかじめ不純物が
ドープされた形で、第２層ポリシリコン層３１を形成し
ても構わない。

次に、第５図（ｄ）に示すように、Ｅ　Ｆ　ＲＯＭ形成
領域、およびＥ２ＰＲＯＭ形成領域のメモリトランジス
タ領域の上部を、例えば図示しないホトレジストによっ
てマスクする。次に、ホトレジストをマスクとして、Ｍ
ＯＳＦＥＴ形成領域および選択用Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ
　６Ａ域の上部に存在する第２層ポリシリコン層３１を
、所定のＭＯＳＦＥＴのゲートの形状にパターニングす
る。これによって、第２層ポリシリコン層３１にて構成
されたＭＯＳＦＥＴ（選択用トランジスタを含む）のゲ
ート３４．３６が形成される。同時に、第４の熱酸化膜
３０にて構成されたＭＯＳＦＥＴ（選択用ＭＯＳＦＥＴ
を含む）の第１ゲート酸化膜３３．３５が形成される。

次に、図示しないホトレジストを除去し、今度は、ＭＯ
ＳＦＥＴ形成領域、および選択用ＭＯＳＦＥＴ領域の上
部を、例えば図示しないホトレジストによってマスクす
る。これととモニ、Ｅ２　ＰＲＯＭおよびＥＰＲＯＭ（
７）制御ゲートパターンを、ホトレジストに形成する。

次に、ホトレジストをマスクとして、第２層ポリシリコ
ン層３１、第４の熱酸化膜３０．および第１層ポリシリ
コン層２８を順次除去する、いわゆるセルファラインエ
ツチングを行なう。このセルファラインエツチングによ
って、第１層ポリシリコン層２８にて構成された浮遊ゲ
ート６．１６が形成される。同様に、第４の熱酸化膜３
ｏにて構成された第２ゲート酸化膜５．１５、並びに第
２層ポリシリコン層３１にて構成された制御ゲート１０
．１８が形成される。また、第１の熱酸化膜２４にて構
成された第１ゲート酸化膜５が形成される。同様に、第
２の熱酸化膜２５にて構成された第１ゲート酸化膜１５
が形成され、第３の熱酸化膜２７にて構成されるトンネ
ル酸化膜５′が形成される。次に、制御ゲート１０およ
び１８、並びｌ：ＭＯＳＦＥＴ（選択用ＭＯＳＦＥＴを
含む）のゲート３４．３６をマスクにして、ｎ型不純物
である、例えばヒ素３２を、基板１に対してイオン注入
することにより、基板１とは反対導電型のソース／ドレ
イン領域３．３′　１４．２ｏを、それぞれ形成する。

次に、これらのソース／ドレイン領域３．３′　　１４
．２ｏを、例えば熱処理することにより、活性化させる
。ここで、ソース／ドレイン領域３′は、ｎ型不純物層
４に接するように活性化される。

この後、第４図に示すように、第１の実施例同様、層間
絶縁膜１１の形成、コンタクト孔１２．２９．２３の開
孔、アルミニウム等の導電性膜の蒸着、これを所定の配
線形状にパターニング、そして表面保護膜１３の形成等
によって第２の実施例に係わる半導体記憶装置が製造さ
れる。

このような、第２の実施例に係わる半導体記憶装置の製
造方法によれば、第１ゲート酸化膜５、トンネル酸化膜
５′、第１ゲート酸化膜１５、並びに第１ゲート酸化膜
３３および３５を、それぞれ異なる膜厚に形成すること
ができる。本実施例中では、第１ゲート酸化膜５の膜厚
が４３０人程度、第１ゲート酸化膜１５の膜厚が２５０
人程度、第１ゲート酸化膜３３および３５の膜厚が１５
０人程度、トンネル酸化膜５′の膜厚が１００人程度で
ある。

さらに、浮遊ゲート６．１６と、ゲート３４．３６とを
、それぞれ異なる導電層にて形成できる。

本実施例中では、浮遊ゲート６．１６が第１層ポリシリ
コン層２８にて構成され、ゲート３４．３６が第２層ポ
リシリコン層３１にて構成されて、Ｅ２ＰＲＯＭと、Ｅ
ＰＲＯＭと、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔとが同一チップに形
成できるようになる。

また、本実施例中では述べていないが、ＭＯＳＦＥＴ（
選択用ＭＯＳＦＥＴを含む）形成領域の基板１に対して
、チャネルインプラを行なう際、この基板１に対してイ
ンプラされたしきい値制御用不純物が、第２層ポリシリ
コン層３１形成時の熱履歴を受けることがなくなる。こ
のチャネルインプラは、例えば第５図（Ｃ）に示す工程
で、第２層ポリシリコン層３１の形成以前に行なわれる
。

よって、第２の実施例に係わる半導体記憶装置の製造方
法では、ＭＯＳＦＥＴ（選択用ＭＯＳＦＥＴを含む）の
しきい値を、所望の値に精度よく合わせ込むことが可能
となる。

以下、第７図、第８図（ａ）ないし第８図（ｆ）を参照
して、この発明の第３の実施例に係わる半導体記憶装置
およびその製造方法について説明する。

第７図は、この発明の第３の実施例に係わる半導体記憶
装置の概念を示す断面図である。

第８図（ａ）ないし第８図（ｆ）は、第７図に示す半導
体記憶装置を製造工程順に示した断面図である。

第７図の断面図において、第１図および第４図と同一の
部分については、同一の参照符号を付し、重複する説明
は避けるものとする。

第７図に示すように、この第３の実施例に係わる半導体
記憶装置の特徴としては、第２の実施例に係わる半導体
記憶装置の特徴に加えて、浮遊ゲート６と、制御ゲート
１０とを互いに絶縁する第２ゲート絶縁膜が、酸化膜３
８、窒化膜３９、酸化膜４０、および窒化膜４１からな
る積層構造膜にて構成されている点である。同様に、浮
遊ゲート１６と、制御ゲート１８とを互いに絶縁する第
２ゲート酸化膜も、酸化膜４２、窒化膜４３、酸化膜４
４、および窒化膜４５からなる積層構造膜にて構成され
ている。

以上の特徴から、この第３の実施例によれば、第２の実
施例に係わる半導体記憶装置による効果に加えて、Ｅ２
ＰＲＯＭおよびＥ　Ｐ　ＲＯＭの特性のうち、例えばｌ
♀遊アゲート、制御ゲートとの間の容量の増大等が為さ
れる。

次に、第８図（ａ）ないし第８図（ｆ）を参照して、第
３の実施例に係わる半導体記憶装置の製造方法について
説明する。第８図（ａ）ないし第８図（ｆ）において、
各参照する符号は、第７図と対応するものとする。

尚、第８図（ａ）までの工程は、第１の実施例に係わる
半導体記憶装置で説明した第２図（ａ）ないし第２図（
ｄ）の工程と、はぼ同一の工程であるので省略する。

第８図（ａ）に示すように、第１の実施例に係わる半導
体記憶装置で説明した第２図（ｄ）までの工程と、はぼ
同一の工程を経て形成された装置の全面に、例えばＣＶ
Ｄ法により、第１層ポリシリコン層２８を形成する。こ
こで、第１の熱酸化膜２４、第２の熱酸化膜２５、およ
び第３の熱酸化膜２７の成長は、はぼ止まる。このとき
の膜厚は、例えばそれぞれ約４３０人、約２５０人、お
よび約１００人である。これらの膜厚値は、上記値に限
られるものではなく、それぞれ適切な膜厚値に設定して
よいことは勿論である。次に、第１層ポリシリコン層２
８に対し、例えばＰ　ＯＣ１ｉ雰囲気中におけるリン拡
散により、第１層ポリシリコン層２８が所望の、面積抵
抗値ρＳを持つように導体化（ｎ型化）する。この第１
層ポリシリコン層２８の導体化処理は、別にｎ型不純物
のイオン注入によっても構わない。また、あらかじめ不
純物がドープされた形で第１層ポリシリコン層２８を形
成しても構わない。

次に、第８図（ｂ）に示すように、第１層ポリシリコン
層２８に対して、例えば図示しないホトレジストを用い
た写真蝕刻法により、セルスリット（第８図（ｂ）には
図示せず）をパターニングし、同時に、周辺用ＭＯＳＦ
ＥＴ形成領域および選択用ＭＯＳＦＥＴ領域上に存在す
る第１層ポリシリコン層２８を除去する。この状態の平
面図は、例えば第６図に図示する平面図と同じものであ
るので、第６図を参照願う。また、ここでの第６図の説
明は、既に説明ずみであるので省略する。

次に、第８図（ｃ）に示すように、全面に、例えば温度
１０００℃、Ｎ２希釈率２０％の雰囲気中で、第１層ポ
リシリコン層２８上において膜厚が、例えば３５０人程
変色なる第４の熱酸化膜４７を形成する。次に、全面に
、例えばＣＶＤ法により、第１の窒化膜４８を、例えば
膜厚が３００人程変色なるように形成する。次に、この
第１の窒化膜４８上に、例えば温度９５０℃、ＢＯｘ（
ボロン酸化物）雰囲気中、８０分間の時間指定により、
膜厚６０人程度となる第５の熱酸化膜４９を形成する。

次に、全面に、例えばＣＶＤ法により、第２の窒化膜５
０を、例えば膜厚が３００人程変色なるように形成する
。これらの第４の酸化膜４７、第１の窒化膜４８、第５
の酸化膜４９、および第２の窒化膜５０からなる積層構
造膜は、Ｅ　２　Ｐ　ＲＯＭおよびＥＰＲＯＭの第２ゲ
ート絶縁膜となるものであり、したがって、その膜厚は
、Ｅ２　ＦＲＯＭセルおよびＥＰＲＯＭセルの特性に合
わせて設定される。

次に、第８図（ｄ）に示すように、Ｅ　Ｆ　ＲＯＭ形成
領域上およびＥ’　ＦＲＯＭ形成領域のメモリトランジ
スタ形成領域上を、例えば図示しないホトレジストによ
ってマスクする。次に、選択用ＭＯＳＦＥＴ領域上およ
び周辺用ＭＯＳＦＥＴ成領域上に存在する第４の酸化膜
４７、第１の窒化膜４８、第５の酸化膜４９、および第
２の窒化膜５０を除去し、例えば基板１の表面を露出さ
せる。

次に、この基板１の表面上に、例えば熱酸化法により、
第６の熱酸化膜５１を、基板１表面において、例えば膜
厚１５０人程変色なるように形成する。この第６の熱酸
化膜５１は、ＭＯＳＦＥＴ（選択用Ｍ　ＯＳ　Ｆ　Ｅ　
Ｔを含む）の第１ゲート酸化膜となるものである。この
とき、第２の窒化膜５０上にも、膜厚の薄い熱酸化膜が
形成されるが、極めて薄い膜厚であるため無視しても構
わない。

尚、ここで、第６の熱酸化膜５１を、 ＭＯＳＦＥＴ　（選択用ＭＯＳＦＥＴを含む）のチャネ
ル領域に対するチャネルインプラの際の、いわゆる犠牲
酸化膜とすることもできる。この場合の製造方法の一例
としては、まず、例えばしきい値制御用の所定の不純物
をイオン注入後、第６の熱酸化膜５１を除去する。この
とき、Ｅ２ＰＲＯＭおよびＥＰＲＯＭの第２ゲート絶縁
膜においては、第２の窒化膜５０がエツチングの障壁と
なるために、はとんど除去されることはない。そして、
基板１の表面に、再度、ＭＯＳＦＥＴ　（選択用ＭＯＳ
ＦＥＴを含む）の第１ゲート酸化膜となる、新たな熱酸
化膜を形成すればよい。

次に、第８図（ｅ）に示すように、全面に、例えばＣＶ
Ｄ法により、第２層ポリシリコン層３１を形成する。次
に、この第２層ポリシリコン層３１に対し、例えばＰＯ
Ｃｌ３雰囲気中におけるリン拡散により、第２層ポリシ
リコン層３１が、所望の面積抵抗値ｐｓを持つように導
体化（ｎ型化）する。この第２層ポリシリコン層３１の
導体化処理は、別にｎ型不純物のイオン注入によっても
構わない。また、あらかじめ不純物がドープされた形で
、第２層ポリシリコン層３１を形成しても構わない。

次に、第８図（ｆ）に示すように、ＥＰＲＯＭ形成領域
、およびＥ’　ＦＲＯＭ形成領域のメモリトランジスタ
領域の上部を、例えば図示しないホトレジストによって
マスクする。次に、ホトレジストをマスクとして、周辺
用ＭＯＳＦＥＴ形成領域および選択用ＭＯＳＦＥＴ領域
の上部に存在する第２層ポリシリコン層３１を、所定の
ＭＯＳＦＥＴのゲートの形状にパターニングする。

これによって、第２層ポリシリコン層３１にて構成され
たＭＯＳＦＥＴ　（選択用ＭＯＳＦＥＴを含む）のゲー
ト３４．３６が形成される。同時に、第６の熱酸化膜５
１にて構成されたＭＯＳＦＥＴ（選択用ＭＯＳＦＥＴを
含む）の第１ゲート酸化膜３７．４６が形成される。次
に、図示しないホトレジストを除去し、今度は、ＭＯＳ
　Ｆ　ＥＴ形成領域、および選択用ＭＯＳＦＥＴ領域の
上部を、例えば図示しないホトレジストによってマスク
する。これとともに、Ｅ２ＰＲＯＭおよびＥＰＲＯＭの
制御ゲートパターンを、レジストに形成する。次に、ホ
トレジストをマスクとして、第２層ポリシリコン層３１
を除去する。引き続き、第２の窒化膜５０、第５の熱酸
化膜４９、第１の窒化膜４８、第４の熱酸化膜４７を除
去し、さらに、引き続いて第１層ポリシリコン層２８を
除去する、いわゆるセルファラインエツチングを行なう
。このセルファラインエツチングによって、第１層ポリ
シリコン層２８にて構成された浮遊ゲト６．１６が形成
される。同様に、第４の熱酸化膜４７、第１の窒化膜４
８、第５の熱酸化膜４９、および第２の窒化膜５ｏから
なる積層構造膜にて構成されたＥ２　ＦＲＯＭの第２ゲ
ート絶縁膜（図中では３８〜４１の積層構造膜で図示）
、およびＥＰＲＯＭの第２ゲート絶縁膜（図中では４２
〜４５の積層構造膜で図示）が形成される。さらに、第
２層ポリシリコン層３１にて構成された制御ゲート１０
．１８が形成される。また、第１の熱酸化膜２４にて構
成された第１ゲート酸化膜５が形成される。同様に、第
２の熱酸化膜２５にて構成された第１ゲート酸化膜１５
が形成され、第３の熱酸化膜２７にて構成されたトンネ
ル酸化膜５′が形成される。次に、制御ゲート１０およ
び１８、並びにＭＯＳＦＥＴ　（選択用ＭＯＳＦＥＴを
含む）のゲート３４．３６をマスクにして、ｎ型不純物
である、例えばヒ素３２を、基板１に対してイオン注入
することにより、基板１とは反対導電型のソース／ドレ
イン領域３．３′　１４．２０を、それぞれ形成する。

次に、これらのソース／ドレイン領域３．３′　　１４
．２０を、例えば熱処理することにより、活性化させる
。ここで、ソース／ドレイン領域３′は、ｎ型不純物層
４に接するように活性化される。

この後、第７図に示すように、第１および第２の実施例
と同様、層間絶縁膜１１の形成、コンタクト孔１２．１
９．２３の開孔、アルミニウム等の導電性膜の蒸着、こ
れを所定の配線形状にパタニング、そひて表面保護膜１
３の形成等によって第３の実施例に係わる半導体記憶装
置が製造される。

このような、第３の実施例に係わる半導体記憶装置の製
造方法によれば、第２の実施例で説明した効果に加えて
、第２ゲート絶縁膜を、窒化膜（酸化されにくい絶縁膜
）と、酸化膜との積層構造膜にすることができる。

しかも、ＭＯＳＦＥＴ　（Ｅ２ＰＲＯＭの選択トランジ
スタを含む）のチャネル領域に対するチャネルインプラ
の際には、第８図（ｄ）の工程で説明したように、犠牲
酸化膜の導入が可能となる。

以下、第９図、第１０図（ａ）ないし第１０図（Ｃ）、
および第１１図を参照して、この発明の第４の実施例に
係わる半導体記憶装置およびその製造方法について説明
する。

第９図は、この発明の第４の実施例に係わる半導体記憶
装置の概念を示す断面図である。

第１０図（ａ）ないし第１０図（ｃ）は、第９図に示す
半導体記憶装置を製造工程順に示した断面図である。

第９図の断面図において、第１図と同一の部分について
は、同一の参照符号を付し、重複する説明は避けるもの
とする。

第４図に示すように、この第４の実施例に係わる半導体
記憶装置の特徴としては、Ｅ’　ＦＲＯＭの浮遊ゲート
６と、ＥＰＲＯＭの浮遊ゲート５３との面積抵抗値ρＳ
が、互いに異なる点である。

例えばＥ２ＰＲＯＭの浮遊ゲート６の面積抵抗値をρｓ
１とし、ＥＰＲＯＭの浮遊ゲート５３の面積抵抗値をｐ
Ｓ２とすると、 ρｓｌ　　＞　　ρＳ２ の関係になるように設定されている。

つまり、浮遊ゲートにおける不純物濃度の関係が Ｅ　　２　　ＰＲＯＭ　　　　＜　　　　ＥＰＲＯＭと
なっている。

このように、Ｅ２ＰＲＯＭの浮遊ゲート６の面積抵抗値
ρＳ１が高い抵抗値を持って形成されている、すなわち
不純物濃度が低く設定されていることにより、例えばト
ンネルリーク、あるいはトンネル酸化膜５′からの不純
物の基板へのしみ出し等の問題が解決され、Ｅ２ＰＲＯ
Ｍの信頼性が高まる。

よって、この第４の実施例によれば、第１の実施例に係
わる半導体記憶装置の効果に加えて、より信頼性の高ま
ったＥ２ＰＲＯＭを、ＥＰＲＯＭと同一チップ上に混載
することが実現される。

次に、第１０図（ａ）ないし第１０図（ｃ）を参照して
、第４の実施例に係わる半導体記憶装置の製造方法につ
いて説明する。第１０図（ａ）ないし第１０図（ｃ）に
おいて、各参照する符号は、第９図と対応するものとす
る。

尚、第１０　（ａ）までの工程は、第１の実施例に係わ
る半導体記憶装置で説明した第２図（ａ）ないし第２図
（ｄ）までの工程と同一であるので省略する。

第１０図（ａ）に示すように、第１の実施例に係わる半
導体記憶装置の製造方法の第２図（ｄ）までの工程と、
同一の工程を経て形成された装置の全面に、例えばＣＶ
Ｄ法により、第１層ポリシリコン層２８を形成する。こ
こで、第１の熱酸化膜２４、第２の熱酸化膜２５、およ
び第３の熱酸化膜２７の成長は、はぼ止まる。このとき
の膜厚は、例えばそれぞれ約４３０人、約２５０人、お
よび約１００人である。これらの膜厚値は、上記値に限
られるものではなく、それぞれ適切な膜厚値に設定して
よいことは勿論である。

次に、第１０図（ｂ）に示すように、第１層ポリシリコ
ン層２８上に、例えば熱酸化法により、膜厚４００人程
変色熱酸化膜５５を形成する。そして、Ｅ’　ＦＲＯＭ
の浮遊ゲート形成領域上に熱酸化膜５５が残るように、
例えば図示しないホトレジストを用いた写真蝕刻法によ
り、除去する。

次に、第１層ポリシリコン層２８に対し、例えばＰＯＣ
ｌ　、雰囲気中におけるリン拡散により、第１層ポリシ
リコン層２８が、所望の面積抵抗値ρＳを持つように導
体化（ｎ型化）する。このとき、第１層ポリシリコン層
２８上に、熱酸化膜５５が残留している領域（第１層ポ
リシリコン層２８として図示）では、不純物の拡散が制
限され、不純物濃度が低くなる。また、熱酸化膜５５が
残留していない領域（第１層ポリシリコン層２８−２と
して図示）では、反対に不純物濃度が高くなる。例えば
第１層ポリシリコン層２８の不純物濃度は、１〜３×１
０２°ｅｆｆｌ−２程度となり、第１層ポリシリコン層
２８−２の不純物濃度は、４〜６Ｘ１０２００Ｉ１１−
２程度となる。このような、第１層ポリシリコン層２８
に対して、異なった面積抵抗値ρＳの領域を得る導体化
処理は、別にｎ型不純物のイオン注入によっても構わな
い。また、不純物のマスクとしては、第１層ポリシリコ
ン層２８上に形成された熱酸化膜５５を用いたが、例え
ばＣＶＤ法により、堆積形成したＣＶＤ酸化膜等であっ
てもよい。さらに、不純物遮断能力を持ったホトレジス
ト等であってもよい。

次に、第１０図（Ｃ）に示すように、第１層ポリシリコ
ン層２８に対して、例えば図示しないホトレジストを用
いた写真蝕刻法により、セルスリット（第１０図（ｃ）
には図示せず）、並びにＭＯＳＦＥＴのゲートの形状（
この部分には、符号２８−２’を付す）をパターニング
する。この状態の平面図を第１１図に図示する。

第１１図に図示するように、第１層ポリシリコン層２８
には、フィールド酸化膜２上で、ワード線方向における
互いのセルの浮遊ゲートを、それぞれ分離するセルスリ
ット２９が形成されてパタニングされ、さらに、ＭＯＳ
ＦＥＴのゲートの形状２８−２’　にパターニングされ
ている。ここで、ＭＯＳＦＥＴのゲートの形状２８−２
’　は、おのおのゲートが分離されるようにパターニン
グされている。これは、第１の実施例で説明したように
、ゲートがおのおの分離されるように形成する必要はな
い。

また、同図に示すように、Ｅ２ＰＲＯＭ形成領域では、
不純物濃度の低い第１層ポリシリコン層２８が存在して
おり、一方、ＥＰＲＯＭ形成領域では、不純物濃度の高
い第１層ポリシリコン層２８−２が存在している。第１
１図中のｃ−ｃ’線に沿う断面は、第１０図（ｃ）であ
る。

以後の工程は、第１の実施例に係わる半導体記憶装置で
説明した第２図（ｇ）および第２図（ｈ）の工程と同一
であるので省略する。

このような、第４の実施例に係わる半導体記憶装置の製
造方法によれば、第１の実施例に係わる半導体記憶装置
の製造方法による効果に加えて、Ｅ２　ＰＲＯＭのｉデ
遊ゲート６の面積抵抗値ρＳ１と、ＥＰＲＯＭの浮遊ゲ
ート５３の面積抵抗値ρｓ２とを、互いに異ならせて、
Ｅ２ＰＲＯＭと、ＥＰＲＯＭと、ＭＯＳＦＥＴとが同一
チップに形成できる。本実施例中では、例えば互いの面
積抵抗値を関係を、 ρｓｌ　　＞　　ρｓ２ とするために、Ｅ２ＰＲＯＭの浮遊ゲート６の不純物濃
度が１〜３　Ｘ　１０　”ｃｍ’程度であり、ＥＰＲＯ
Ｍの浮遊ゲート５３の不純物濃度が４〜６Ｘ１０２０ｃ
ｌｌＩ−２程度とされている。

以下、第１２図、第１３図（ａ）ないし第１３図（Ｃ）
、および第１４図を参照して、この発明の第５の実施例
に係わる半導体記憶装置およびその製造方法について説
明する。

第１２図は、この発明の第５の実施例に係わる半導体記
憶装置の概念を示す断面図である。

第１３図（ａ）ないし第１３図（Ｃ）は、第１２図に示
す半導体記憶装置を製造工程順に示した断面図である。

第１２図の断面図において、第１図と同一の部分につい
ては、同一の参照符号を付し、重複する説明は避けるも
のとする。

第１２図に示すように、この第５の実施例に係わる半導
体記憶装置の特徴としては、第２の実施例に係わる半導
体記憶装置の特徴に加えて、Ｅ２ＰＲＯＭの浮遊ゲート
６と、ＥＰＲＯＭの浮遊ゲート５３との面積抵抗値ρＳ
が、互いに異なる点である。例えばＥ”　ＦＲＯＭの浮
遊ゲート６の面積抵抗値をρＳ１とし、ＥＰＲＯＭの浮
遊ゲート５３の面積抵抗値をρＳ２とすると、ρｓｌ　
　＞　　ｐｓ２ の関係になるように設定されている。

このように、Ｅ２ＰＲＯＭの浮遊ゲート６の面積抵抗値
ρｓ１が高い抵抗値を持って形成されている、すなわち
不純物濃度が低く設定されていることで、第４の実施例
で説明したようにＥ’　ＦＲＯＭの信頼性が高まる。

よって、この第４の実施例によれば、第２の実施例に係
わる半導体記憶装置の効果に加えて、信頼性の高いＥ２
ＰＲＯＭを、Ｅ　Ｐ　ＲＯＭと同一チップ上への同時混
載が実現される。

次に、第１３図（ａ）ないし第１３図（ｃ）を参照して
、第５の実施例に係わる半導体記憶装置の製造方法につ
いて説明する。第１３図（ａ）ないし第１３図（Ｃ）に
おいて、各参照する符号は、第１２図と対応するものと
する。

尚、第１３（ａ）までの工程は、第１の実施例に係わる
半導体記憶装置で説明した第２図（ａ）ないし第２図（
ｄ）までの工程と同一であるので省略する。

第１３図（ａ）に示すように、第１の実施例に係わる半
導体記憶装置の製造方法の第２図（ｄ）までの工程と、
同一の工程を経て形成された装置の全面に、例えばＣＶ
Ｄ法により、第１層ポリシリコン層２８を形成する。こ
こで、第１の熱酸化膜２４、第２の熱酸化膜２５、およ
び第３の熱酸化膜２７の成長は、はぼ止まる。このとき
の膜厚は、例えばそれぞれ約４３０人、約２５０人、お
よび約１００人である。これらの膜厚値は、上記値に限
られるものではなく、それぞれ適切な膜厚値に設定して
よいことは勿論である。

次に、第１３図（ｂ）に示すように、第１層ポリシリコ
ン層２８上に、例えば熱酸化法により、膜厚４００人程
変色熱酸化膜５５を形成する。そして、Ｅ”　ＦＲＯＭ
の浮遊ゲート形成領域上に熱酸化膜５５が残るように、
例えば図示しないホトレジストを用いた写真蝕刻法によ
り１、除去する。

次に、第１層ポリシリコン層２８に対し、例えばＰＯＣ
Ｉ、雰囲気中におけるリン拡散により、第１層ポリシリ
コン層２８が、所望の面積抵抗値ｐｓを持つように導体
化（ｎ型化）する。このとき、第１層ポリシリコン層２
８上に、熱酸化膜５５が残留している領域（第１層ポリ
シリコン層２８として図示）では、不純物の拡散が制限
され、不純物濃度が低くなる。また、熱酸化膜５５が残
留していない領域（第１層ポリシリコン層２８−２とし
て図示）では、反対に不純物濃度が高くなる。例えば第
１層ポリシリコン層２８の不純物濃度は、１〜３Ｘ１０
２°ｅｌ−”程度となり、第１層ポリシリコン層２８−
２の不純物濃度は、４〜６　ｘ　１０　”ｃｌｌ−”程
度となる。このような、第１層ポリシリコン層２８に対
して、異なった面積抵抗値ρＳの領域を得る導体化処理
は、別にｎ型不純物のイオン注入によっても構わない。

また、不純物のマスクとしては、第１層ポリシリコン層
２８上に形成された熱酸化膜５５を用いたが、例えばＣ
ＶＤ法により、堆積形成したＣＶＤ酸化膜等であっても
よい。さらに、不純物遮断能力を持つホトレジスト等で
あってもよい。

次に、第１３図（ｃ）に示すように、第１層ポリシリコ
ン層２８に対して、例えば図示しないホトレジストを用
いた写真蝕刻法により、セルスリット（第１０図（Ｃ）
には図示せず）をパターニングする。この状態の平面図
を第１４図に図示する。

第１４図に図示するように、第１層ポリシリコン層２８
には、セルスリット２９がバタ一二ングされている。ま
た、同図に示すように、Ｅ２ＰＲＯＭ形成領域では、不
純物濃度の低い第１層ポリシリコン層２８が存在してお
り、一方、Ｅ　Ｆ　ＲＯＭ形成領域では、不純物濃度の
高い第１層ポリシリコン層２８−２が存在している。第
１１図中のＣ−Ｃ”線に沿う断面は、第１３図（Ｃ）で
ある。

以後の工程は、第２の実施例に係わる半導体記憶装置で
説明した第５図（ｃ）および第５図（ｄ）の工程と同一
であるので省略する。

このような、第５の実施例に係わる半導体記憶装置の製
造方法によれば、第２の実施例に係わる半導体記憶装置
の製造方法による効果に加えて、Ｅ’　ＦＲＯＭの浮遊
ゲート６の面積抵抗値ρｓ１と、ＥＰＲＯＭの浮遊ゲー
ト５３の面積抵抗値ρｓ２とを、互いに異ならせて、Ｅ
２　ＦＲＯＭと、ＥＰＲＯＭと、ＭＯＳＦＥＴとが同一
チップに形成できる。本実施例中では、例えば互いの面
積抵抗値を関係を、 ρｓｌ　　＞　　ρＳ２ とするために、第４の実施例同様、 Ｅ２　ＰＲＯＭの浮遊ゲート６の不純物濃度が１〜３　
ｘ　１０”ｃ〔”程度であり、ＥＰＲＯＭの浮遊ゲート
５３の不純物濃度が４〜６　Ｘ　１０　”ｃａ＋−２程
度とされている。

以下、第１５図を参照して、この発明の第６の実施例に
係わる半導体記憶装置およびその製造方法について説明
する。

第１５図は、この発明の第６の実施例に係わる半導体記
憶装置の概念を示す断面図である。

第１５図の断面図において、第７図と同一の部分につい
ては、同一の参照符号を付し、重複する説明は避けるも
のとする。

第１５図に示すように、この第６の実施例に係わる半導
体記憶装置の特徴としては、第３の実施例に係イ〕る半
導体記憶装置の特徴に加えて、Ｅ２ＰＲＯＭの浮遊ゲー
ト６と、ＥＰＲＯＭの浮遊ゲート５３との面積抵抗値ρ
Ｓが、互いに異なる点である。例えばＥ２ＰＲＯＭの浮
遊ゲート６の面積抵抗値をρｓ１とし、ＥＰＲＯＭの浮
遊ゲート５３の面積抵抗値をρｓ２とすると、ρｓｌ　
　＞　　ρｓ２ の関係になるように設定されている。

このように、Ｅ２ＰＲＯＭの浮遊ゲート６の面積抵抗値
ｐ８１が高い抵抗値を持って形成されていることにより
、第４、第５の実施例同様、Ｅ２ＰＲＯＭの信頼性が高
まる。

よって、この第６の実施例によれば、第３の実施例に係
わる半導体記憶装置の効果に加えて、信頼性の高いＥ２
ＰＲＯＭを、ＥＰＲＯＭと同一チップ上への同時混載が
実現される。

次に、第６の実施例に係わる半導体記憶装置の製造方法
について説明する。

尚、図面については、第１の実施例に係わる半導体記憶
装置の製造方法の第２図（ａ）ないし第２図（ｄ）、第
５の実施例に係わる半導体記憶装置の製造方法の第１３
図（ａ）ないし第１３図（Ｃ）、並びに第３の実施例に
係わる半導体記憶装置の製造方法の第８図（ｃ）ないし
第８図Ｃｆ）と重複するので省略する。

製造方法としては、まず、第２図（ａ）ないし第２図（
ｄ）までの工程を経たあと、第１３図（ａ）ないし第１
３図（ｃ）の工程を経る。ここで、Ｅ２ＰＲＯＭの浮遊
ゲートを構成する第１層ポリシリコン層と、ＥＰＲＯＭ
の浮遊ゲートを構成する第１層ポリシリコン層との不純
物の濃度が変わる。そして、第８図（ｃ）ないし第８図
（ｆ）の工程を経ることにより、窒化膜と、酸化膜との
積層構造膜による第２ゲート絶縁膜が形成され、第６の
実施例に係わる半導体記憶装置が製造される。

このような、第６の実施例に係わる半導体記憶装置の製
造方法によれば、第３の実施例に係わる半導体記憶装置
の製造方法による効果に加えて、Ｅ２ＰＲＯＭの浮遊ゲ
ート６の面積抵抗値ρｓ１と、ＥＰＲＯＭの浮遊ゲート
５３の面積抵抗値ρｓ２とを、互いに異ならせて、Ｅ２
　ＦＲＯＭと、ＥＰＲＯＭと、ＭＯＳＦＥＴとが同一チ
ッフニ形成できる。本実施例中では、例えば互いの面積
抵抗値を関係を、 ρ　ｓｌ　　　＞　　　ρ　ｓ２ とするために、第４、第５の実施例同様、Ｅ２ＰＲＯＭ
の浮遊ゲート６の不純物濃度が１〜３　Ｘ　１０２０ｃ
「２程度であり、ＥＰＲＯＭの浮遊ゲート５３の不純物
濃度が４〜６　Ｘ　１０　”ｃｍ−２程度とされている
。

以上、第１ないし第６の実施例について述べた。

ところで、Ｅ２　ＰＲＯＭおよびＥＰＲＯＭのメモリセ
ルの構造は、なにも２バス方式にこだわることはなく、
基板内にソース拡散層を形成し、この拡散層をソース配
線としたメモリセルでも良い。

また、ビット線方向に存在するメモリセルでは、ソース
／ドレイン領域を共有していても良い。

以下、そのような例を、積層型選択ゲートを持つＥ２　
ＦＲＯＭの例を交えて、第７、第８の実施例として説明
する。

第１６図は、この発明の第７の実施例に係わる半導体記
憶装置の概念を示す断面図である。

第１７図（ａ）ないし第１７図（ｄ）は、第１６図に示
す半導体記憶装置を製造工程順に示した断面図である。

第１６図の断面図において、第１図と同一の部分につい
ては、同一の参照符号を付し、重複する説明は避けるも
のとする。

この第７の実施例に係わる半導体記憶装置の特徴として
は、上記したように２２　ＦＲＯＭの選択用ＭＯＳＦＥ
Ｔのゲート電極８が、積層型選択ゲート（参照符号８′
）となっている点である。

また、Ｅ２　ＰＲＯＭＳＥＰＲＯＭの両メモリセルの構
造は、ビット線方向のメモリセルにおいて、ソース／ド
レイン領域３（３１はソース、３□はドレイン）　、１
４　（１４１はソース、１４２はドレイン）を共有した
構造、並びに１バス方式となっている。

次に、第１７図（ａ）ないし第１７図（ｄ）を参照して
、第７の実施例に係わる半導体記憶装置の製造方法につ
いて説明する。第１７図（ａ）ないし第１７図（ｄ）に
おいて、各参照する符号は、第１６図および第２図（ａ
）ないし第２図（ｈ）と対応するものとする。

尚、第１７図（ａ）までの工程は、第１の実施例で説明
した第２図（ｄ）までの工程と、はぼ同一の工程である
ので省略する。

第１７図（ａ）に示すように、第１の実施例で説明した
第２図（ｄ）までの工程を経て形成された装置の全面に
、例えばＣＶＤ法により、第１層ポリシリコン層２８を
形成する。ここで、第１の熱酸化膜２４、第２の熱酸化
膜２５、および第３の熱酸化膜２７の成長は、はぼ止ま
る。このときの膜厚は、例えばそれぞれ約４３０人、約
２５０人、１００人である。これらの膜厚値は、上記値
の限られることはなく、それぞれ適切な膜厚値に設定し
て良いことは勿論である。

次に、第１層ポリシリコン層２８に対し、例えばＰＯＣ
１，雰囲気中におけるリン拡散により、第１層ポリシリ
コン層２８が所望の面積抵抗値ｐｓを持つように導体化
（ｎ型化）する。この第１層ポリシリコン層２８の導体
化処理は、別にｎ型不純物のイオン注入によっても構わ
ない。また、あらかじめ不純物がドープされた形で、第
１層ポリシリコン層２８を形成しても構わない。

次に、第１７図（ｂ）に示すように、第１層ポリシリコ
ン層２８に対して、例えば図示しないホトレジストを用
いた写真蝕刻法により、セルスリット（第１７図（ｂ）
には図示せず）をパターニング、並びに周辺用ＭＯＳＦ
ＥＴのゲートの形状（この部分には、符号２８′を付す
）をパターニングする。この状態の平面図を第１８図に
図示する。

第１８図に図示するように、第１層ポリシリコン層２８
には、フィールド酸化膜２上で、ワード線方向における
セルを互いに分離するセルスリット２９がパターニング
されている。さらに、周辺用ＭＯＳＦＥＴ形成領域では
、第１層ポリシリコン層２８がゲートの形状２８′にパ
ターニングされている。ここで、周辺用ＭＯＳＦＥＴの
ゲートの形状２８′は、ゲートがおのおの分離される形
状になっている。しかしこれは、別におのおの分離され
る形状でなくとも、第１の実施例で説明したように、回
路構成によっては分離する必要は必ずしもない。第１８
図中のＥ−Ｅ’線に沿う断面図は第１７図（ｂ）である
。

次に、第１７図（Ｃ）に示すように、全面に、例えば熱
酸化法により、第４の熱酸化膜３０を形成する。この第
４の熱酸化膜３０は、Ｅ２　ＰＲＯＭおよびＥＰＲＯＭ
の第２ゲート絶縁膜となるものであり、したがって、そ
の膜厚は、Ｅ２　ＰＲＯＭセルおよびＥＰＲＯＭセルの
特性に合わせて設定される。次に、全面に、例えばＣＶ
Ｄ法により、第２層ポリシリコン層３１を形成する。次
に、この第２層ポリシリコン層３１に対し、例えばＰＯ
Ｃｌ、雰囲気中におけるリン拡散により、第２層ポリシ
リコン層３１が所望の面積抵抗値ρＳを持つように導体
化（ｎ型化）する。

この導体化処理は、別にｎ型不純物のイオン注入によっ
ても構わない。また、あらかじめ不純物がドープされた
形で、第２層ポリシリコン層３１を形成しても構わない
。

次に、第１７図（ｄ）に示すように、 Ｅ’　ＦＲＯＭ形成領域、ＥＰＲＯＭ形成領域を、例え
ば図示しないホトレジストによってマスクする。次に、
このホトレジストをマスクとして、周辺用ＭＯＳＦＥＴ
形成領域上に存在する第２層ポリシリコン層３１を除去
する。次に、ホトレジストを除去し、今度は、周辺ＭＯ
ＳＦＥＴ形成領域を、新たなホトレジスト（図示せず）
によってマスクする。これとともに、このホトレジスト
に対して、Ｅ２　ＰＲＯＭセルおよび選択用ＭＯＳＦＥ
Ｔのパターン、並びにＥＰＲＯＭセルのパターンを形成
する。次に、このホトレジストをマスクとして、第２層
ポリシリコン層３１、第４の熱酸化膜３０、および第１
層ポリシリコン層２つを順次除去する、いわゆるセルフ
ァラインエツチングを行なう。このセルファラインエツ
チングによって、第１層ポリシリコン層２９にて構成さ
れた浮遊ゲート６．１６、周辺用ＭＯＳＦＥＴのゲート
２２が形成される。同様に、第２層ポリシリコン層３１
にて構成された制御ゲート１０．１８が形成される。そ
して、第１層、第２層のポリシリコン層２９．３ｏにて
積層型選択ゲート（８と８′）も形成される。次に、制
御ゲート１０．１８、選択ゲート８′、周辺用ＭＯＳＦ
ＥＴのゲート２２をマスクにして、ｎ型不純物である、
例えばヒ素を、基板１に対してイオン注入し、ｎ型ソー
ス／ドレイン領域３（３□　３□）、３’　　１４（１
４□　１４□）、２０をそれぞれ形成する。次に、これ
らのソース／ドレイン領域３．３′　　１４．２０を、
例えば熱処理することにより、活性化させる。ここで、
ソース／ドレイン領域３′は、拡散層４に接するように
活性化される。

この後、第１６図に示すように、第１ないし第６の実施
例と同様、層間絶縁膜１１の形成、コンタクト孔１２．
１９．２３の開孔、アルミニウム等の導電性膜の薄青、
これを所定の配線形状にパターニング、そして表面保護
膜１３の形成等によって第７の実施例に係わる半導体記
憶装置が製造される。

このような製造方法によれば、Ｅ２　ＦＲＯＭの選択用
ＭＯＳＦＥＴのゲートを積層型にでき、かつＥ２　ＰＲ
ＯＭとＥＰＲＯＭとを同一基板上に混載して形成できる
。その他、製法上の特徴としては、第１の実施例の製造
方法の特徴とほぼ同様である。

以下、第１９図、第２０図（ａ）および第２０図（ｂ）
、第２１図を参照して、第８の実施例に係わる半導体記
憶装置について説明する。

第１９図は、この発明の第８の実施例に係わる半導体記
憶装置の概念を示す断面図、第２０図（ａ）および第２
０図（ｂ）は、第１９図に示す装置の製造方法のうち、
特徴的な工程を示す断面図である。

第１９図の断面図において、第９図と同一の部分につい
ては、同一の参照符号を付し、重複する説明は避けるも
のとする。

この第８の実施例に係わる半導体記憶装置の特徴として
は、第７の実施例同様、積層型選択ゲート（参照符号５
２′）となっている点、およびＥ２　ＰＲＯＭ（７）浮
遊ゲート６と、ＥＰＲＯＭの浮遊ゲート５３、周辺用Ｍ
ＯＳＦＥＴ５４並びに選択用ＭＯＳＦＥＴの下部電極５
２とのポリシリコン層の面積抵抗値ρＳが互いに異なっ
ている点である。この点から、Ｅ：＋ｐＲｏｈｘのｉｆ
遊アゲート６面積抵抗値ρＳを高く設定することで、第
４ないし第６の実施例のようにＥ２　ＦＲＯＭの信頼性
がより高まる。

また、Ｅ２　ＦＲＯＭＳＥＰＲＯＭの両メモリセルの構
造は、第７の実施例同様、ビット線方向のメモリセルに
おいて、ソース／ドレイン領域３（３１はソース、３２
はドレイン）１４（１４１はソース、１４□はドレイン
）を共有した構造、並びに１バス方式となっている。

以下、第２０図（ａ）および第２０図（ｂ）を参照して
、第８の実施例に係わる半導体記憶装置の製造方法につ
いて説明する。第２０図（ａ）および第２０図（ｂ）に
おいて、各参照する符号は、第１９図および第１０図（
ａ）ないし第１０図（Ｃ）と対応するものとする。

尚、第２０図（ａ）までの工程は、第４の実施例で説明
した第１０図（ａ）までの工程と、はぼ同一の工程であ
るので省略する。

第２０図（ａ）に示すように、第４の実施例で説明した
第１０図（ａ）までの工程を経て形成された装置の第１
層ポリシリコン層２８上に、例えば熱酸化法により、膜
厚４００人程変色熱酸化膜５５を形成する。そして、Ｅ
２　ＦＲＯＭの浮遊ゲート形成領域上に熱酸化膜が残る
ように、例えば図示しないホトレジストを用いた写真蝕
刻法により、除去する。次に、第１層ポリシリコン層２
８に対し、例えばＰＯＣ１３雰囲気中におけるリン拡散
により、第１層ポリシリコン層２８が、所望の面積抵抗
値ρＳを持つように導体化（ｎ型化）する。このとき、
第１層ポリシリコン層２８上に、熱酸化膜５５が残留し
ている領域（第１層ポリシリコン層２８として図示）で
は、不純物の拡散が制限され、不純物濃度が低くなる。

また、熱酸化膜５５が残留していない領域（第１層ポリ
シリコン層２８−２として図示）では、反対に不純物濃
度が高（なる。例えば第１層ポリシリコン層２８の不純
物濃度は、１〜３　Ｘ　１０　”ｃｍ−２程度となり、
第１層ポリシリコン層２８−２での不純物濃度は、４〜
６Ｘ１０”°ｅｆｆｉ−２程度となる。このような、第
１層ポリシリコン層２８に対して、異なった面積抵抗値
ρＳの領域を得る導体化処理は、別にｎ型不純物のイオ
ン注入によっても構わない。また、不純物のマスクとし
ては、第１層ポリシリコン層２８上に形成された熱酸化
膜５５を用いたが、例えばＣＶＤ法により、堆積形成し
たＣＶＤ酸化膜等であってもよい。さらに、不純物遮断
能力を持ったホトレジスト等であってもよい。

次に、第２０図（ｂ）に示すように、第１層ポリシリコ
ン層２８に対して、例えば図示しないホトレジストを用
いた写真蝕刻法により、セルスリット（第２０図（ｂ）
には図示せず）、並びに周辺用ＭＯＳＦＥＴのゲートの
形状（この部分には、符号２８−２’を付す）をパター
ニングする。この状態の平面図を第２１図に図示する。

第２１図に図示するように、第１層ポリシリコン層２８
には、セルスリット２９がパターニングされている。さ
らに、周辺用ＭＯＳＦＥＴ形成領域では、第１層ポリシ
リコン層２８がゲートの形状２８−２’　にパターニン
グされている。ここで、周辺用ＭＯＳＦＥＴのゲートの
形状２８′は、ゲートがおのおの分離される形状になっ
ている。しかしこれは、回路構成によっては分離する必
要は必ずしもない。第２１図中のＦ−Ｆ’線に沿う断面
図は第２０図（ｂ）である。

この後、第７の実施例で説明した第１７図（ｃ）以降の
工程を経ることにより、第１９図に示す第８の実施例に
係わる半導体記憶装置が製造される。

このような製造方法によれば、Ｅ２　ＦＲＯＭの選択用
ＭＯＳＦＥＴのゲートを積層型にでき、かつＥ２　ＰＲ
ＯＭとＥＰＲＯＭとを同一基板上に混載、そしてこれら
両メモリセルにおける浮遊ゲートの面積抵抗値ρＳを互
いに異ならせて形成できる。その他、製法上の特徴とし
ては、第４の実施例の製造方法の特徴とほぼ同様である
。

［発明の効果］ 以上説明したようにこの発明によれば、書き替える必要
が随時あるデータを記憶する記憶部と、書き替える必要
がほとんどないデータを記憶する記憶部とを合せ持つチ
ップサイズの縮小された１チツプマイクロコンピユータ
（半導体記憶装置）が提供される。

【図面の簡単な説明】

第１図は第１の実施例に係わる半導体記憶装置の概念を
示す断面図、第２図（ａ）ないし第２図（ｈ）は第１の
実施例装置の製造方法を製造工程順に示す断面図、第３
図は第２図（ｆ）の平面図、第４図は第２の実施例に係
わる半導体記憶装置の概念を示す断面図、第５図（ａ）
ないし第５図（ｄ）は第２の実施例装置の製造方法を製
造工程順に示す断面図、第６図は第５図（ｂ）の平面図
、第７図は第３の実施例に係わる半導体記憶装置の概念
を示す断面図、第８図（ａ）ないし第８図（ｆ）は第３
の実施例装置の製造方法を製造工程順に示す断面図、第
９図は第４の実施例に係わる半導体記憶装置の概念を示
す断面図、第１０図（ａ）ないし第１０図（ｃ）は第３
の実施例装置の製造方法を製造工程順に示す断面図、第
１１図は第１０図（ｃ）の平面図、第１２図は第５の実
施例に係わる半導体記憶装置の概念を示す断面図、第１
３図（ａ）ないし第１３図（ｃ）は第５の実施例装置の
製造方法を製造工程順に示す断面図、第１４図は第１３
図（ｃ）の平面図、第１５図は第６の実施例に係わる半
導体記憶装置の概念を示す断面図、第１６図は第７の実
施例に係わる半導体記憶装置の概念を示す断面図、第１
７図（ａ）ないし第１７図（ｄ）は第７の実施例装置の
製造方法を製’６＋２工程順に示す断面図、第１８図は
第１７図（ｂ）の平面図、第１９図は第８の実施例に係
わる半導体記憶装置の概念を示す断面図、第２０図（ａ
）および第２０図（ｂ）は第８の実施例装置の製造方法
を製造工程順に示す断面図、第２１図はｆ４２０図（ｂ
）の平面図である。 １・・・半導体基板、２・・・フィールド酸化膜、３３
′・・・ソース／ドレイン領域、４・・・不純物層、５
・・・第１の熱酸化膜にて形成される第１ゲート酸化膜
、５′・・・第３の熱酸化膜にて形成されるトンネル酸
化膜、６・・・第１層ポリシリコン層にて形成される浮
遊ゲート、７・・・第１の熱酸化膜にて形成される第１
ゲート酸化膜、８・・・第１層ポリシリコン層にて形成
されるゲート、９・・・第４の熱酸化膜にて形成される
第２ゲート酸化膜、１０・・・第２層ポリシリコン層に
て形成される制御ゲート、１１・・・層間絶縁膜、１２
・・・コンタクト孔、１２′・・・配線、１３・・・表
面保護膜、１４・・・ソース／ドレイン領域、１５・・
・第２の熱酸化膜にて形成される第１ゲート酸化膜、１
６・・・第１層ポリシリコン層にて形成される浮遊ゲー
ト、１７・・・第４の熱酸化膜にて形成される第２ゲー
ト酸化膜、１８・・・第２層ポリシリコン層にて形成さ
れる制御ゲート、１９・・・コンタクト孔、１９′・・
・配線、２０・・・ソース／ドレイン領域、２１・・・
第２の熱酸化膜にて形成される第１ゲート酸化膜、２２
・・・第１層ポリシリコン層にて形成されるゲート、２
３・・・コンタクト孔、２３′・・・配線、２４・・・
第１の熱酸化膜、２５・・・第２の熱酸化膜、２６・・
・除去部、２７・・・第３の熱酸化膜、２８・・・第１
層ポリシリコン層、２８′・・・ＭＯＳＦＥＴのゲート
形状にパターニングされた第１層ポリシリコン層、２８
−２・・・高い不純物濃度を持つ第１層ポリシリコン層
、２８−２’・・・ＭＯＳＦＥＴのゲート形状にパター
ニングされた高い不純物濃度を持つ第１層ポリシリコン
層、２つ・・・セルスリット、３０・・・第４の熱酸化
膜、３１・・・第２層ポリシリコン層、３２・・・ヒ素
イオン、３３・・・第４の熱酸化膜にて形成される第１
ゲート酸化膜、３４・・・第２層ポリシリコン層にて形
成されるゲート、３５・・・第４の熱酸化膜にて形成さ
れる第１ゲート酸化膜、３６・・・第２層ポリシリコン
層にて形成されるゲート、３７・・・第６の熱酸化膜に
て形成される第１ゲート酸化膜、３８・・・第２ゲート
絶縁膜を構成する第４の熱酸化膜、３９・・・第２ゲー
ト絶縁膜を構成する第１の窒化膜、４０・・・第２ゲー
ト絶縁膜を構成する第５の熱酸化膜、４１・・・・・・
第２ゲート絶縁膜を構成する第２の窒化膜、４２・・・
第２ゲート絶縁膜を構成する第４の熱酸化膜、４３・・
・第２ゲート絶縁膜を構成する第１の窒化膜、４４・・
・第２ゲート絶縁膜を構成する第５の熱酸化膜、４５・
・・第２ゲト絶縁膜を構成する第２の窒化膜、４７・・
・第４の熱酸化膜、４８・・・第１の窒化膜、４９・・
・第５の熱酸化膜、５０・・・第２の窒化膜、５１・・
・第６の酸化膜、５２・・・高い不純物濃度を持つ第１
層ポリシリコン層にて形成されたゲート、５３・・・高
い不純物濃度を持つ第１層ポリシリコン層にて形成され
た浮遊ゲート、５４・・・高い不純物濃度を持つ第１層
ポリシリコン層にて形成されたゲート。

Claims (10)

【特許請求の範囲】
1. （１）同一半導体基板上に、Ｅ＾２ＰＲＯＭにて構成さ
   れた第１の記憶部と、 ＥＰＲＯＭにて構成された第２の記憶部と、ＭＯＳＦＥ
   Ｔにて構成された周辺部とを少なくとも具備しているこ
   とを特徴とする半導体記憶装置。
2. （２）半導体基板上にフィールド絶縁膜を形成し、素子
   領域としてＥ＾２ＰＲＯＭ形成予定領域、ＥＰＲＯＭ形
   成予定領域、および周辺用ＭＯＳＦＥＴ形成予定領域を
   得る工程と、 上記Ｅ＾２ＰＲＯＭ形成予定領域に対して所定の不純物
   をイオン注入し、第１の不純物層を形成する工程と、 素子領域上に第１のゲート絶縁膜を形成する工程と、 上記ＥＰＲＯＭ形成予定領域、および周辺用ＭＯＳＦＥ
   Ｔ形成予定領域上に形成された上記第１のゲート絶縁膜
   を剥離する工程と、 上記ＥＰＲＯＭ形成予定領域、および周辺用ＭＯＳＦＥ
   Ｔ形成予定領域上に上記第１のゲート絶縁膜と膜厚の異
   なる第２のゲート絶縁膜を形成する工程と、 上記第１の不純物層上の第１のゲート絶縁膜の一部を除
   去し、再度、この除去部分に対して、第１および第２の
   ゲート絶縁膜とは膜厚の異なる第３のゲート絶縁膜を形
   成する工程と、 全面に、Ｅ＾２ＰＲＯＭおよびＥＰＲＯＭの浮遊ゲート
   、Ｅ＾２ＰＲＯＭの選択用ＭＯＳＦＥＴ並びに周辺用Ｍ
   ＯＳＦＥＴのゲートとなる第１の導電層を形成する工程
   と、 この第１の導電層を、Ｅ＾２ＰＲＯＭおよびＥＰＲＯＭ
   の浮遊ゲートのセルスリット、 Ｅ＾２ＰＲＯＭの選択用ＭＯＳＦＥＴ並びに周辺用ＭＯ
   ＳＦＥＴのゲートの形状にパターニングする工程と、 全面に、第４のゲート絶縁膜を形成する工程と、全面に
   、Ｅ＾２ＰＲＯＭおよびＥＰＲＯＭの制御ゲートとなる
   第２の導電層を形成する工程と、この第２の導電層を、
   Ｅ＾２ＰＲＯＭおよびＥＰＲＯＭの制御ゲートの形状に
   パターニングし、これをマスクに引き続き上記第１の導
   電層をＥ＾２ＰＲＯＭおよびＥＰＲＯＭの浮遊ゲートの
   形状にパターニングする工程と、 上記Ｅ＾２ＰＲＯＭおよびＥＰＲＯＭの制御ゲート、Ｅ
   ＾２ＰＲＯＭの選択用ＭＯＳＦＥＴ並びに周辺用ＭＯＳ
   ＦＥＴのゲートをマスクにして、ソース／ドレイン領域
   形成用の不純物を、基板に対しイオン注入する工程と、 このイオン注入された不純物を活性化して、ソース／ド
   レイン領域を形成する工程とを具備することを特徴とす
   る半導体記憶装置の製造方法。
3. （３）請求項（１）記載の半導体記憶装置において、 Ｅ＾２ＰＲＯＭおよびＥＰＲＯＭが持つ浮遊ゲートと、
   Ｅ＾２ＰＲＯＭの選択用ＭＯＳＦＥＴ並びに周辺用ＭＯ
   ＳＦＥＴが持つゲートとが、それぞれ異なる導電層にて
   なることを特徴とする半導体記憶装置。
4. （４）半導体基板上にフィールド絶縁膜を形成し、素子
   領域としてＥ＾２ＰＲＯＭ形成予定領域、ＥＰＲＯＭ形
   成予定領域、および周辺用ＭＯＳＦＥＴ形成予定領域を
   得る工程と、 上記Ｅ＾２ＰＲＯＭ形成予定領域に対して所定の不純物
   をイオン注入し、第１の不純物層を形成する工程と、 素子領域上に第１のゲート絶縁膜を形成する工程と、 上記ＥＰＲＯＭ形成予定領域および周辺用 ＭＯＳＦＥＴ形成予定領域上に形成された上記第１のゲ
   ート絶縁膜を剥離する工程と、 上記ＥＰＲＯＭ形成予定領域、および周辺用ＭＯＳＦＥ
   Ｔ形成予定領域上に上記第１のゲート絶縁膜と膜厚の異
   なる第２のゲート絶縁膜を形成する工程と、 上記第１の不純物層上の第１のゲート絶縁膜の一部を除
   去し、再度、この除去部分に対して、第１および第２の
   ゲート絶縁膜とは膜厚の異なる第３のゲート絶縁膜を形
   成する工程と、 全面に、Ｅ＾２ＰＲＯＭおよびＥＰＲＯＭの浮遊ゲート
   となる第１の導電層を形成する工程と、この第１の導電
   層のうち、Ｅ＾２ＰＲＯＭおよびＥＰＲＯＭの浮遊ゲー
   トのセルスリット、Ｅ＾２ＰＲＯＭの選択用ＭＯＳＦＥ
   Ｔ並びに周辺用ＭＯＳＦＥＴ形成領域に存在する第１の
   導電層を除去する工程と、 全面に第４のゲート絶縁膜を形成する工程と、全面に、
   Ｅ＾２ＰＲＯＭおよびＥＰＲＯＭの制御ゲート、Ｅ＾２
   ＰＲＯＭの選択用ＭＯＳＦＥＴ並びに周辺用ＭＯＳＦＥ
   Ｔのゲートとなる第２の導電層を形成する工程と、 この第２の導電層を、Ｅ＾２ＰＲＯＭの選択用ＭＯＳＦ
   ＥＴ並びに周辺用ＭＯＳＦＥＴのゲートの形状にパター
   ニングする工程と、 さらにこの第２の導電層を、Ｅ＾２ＰＲＯＭおよびＥＰ
   ＲＯＭの制御ゲートの形状にパターニングし、これをマ
   スクに引き続き上記第１の導電層をＥ＾２ＰＲＯＭおよ
   びＥＰＲＯＭの浮遊ゲートの形状にパターニングする工
   程と、 上記Ｅ＾２ＰＲＯＭおよびＥＰＲＯＭの制御ゲート、Ｅ
   ＾２ＰＲＯＭの選択用ＭＯＳＦＥＴ並びに周辺用ＭＯＳ
   ＦＥＴのゲートをマスクにして、ソース／ドレイン領域
   形成用の不純物を、基板に対しイオン注入する工程と、 このイオン注入された不純物を活性化して、ソース／ド
   レイン領域を形成する工程とを具備することを特徴とす
   る半導体記憶装置の製造方法。
5. （５）請求項（３）記載の半導体記憶装置において、 Ｅ＾２ＰＲＯＭおよびＥＰＲＯＭが持つ浮遊ゲートと、
   制御ゲートとの間に、酸化膜と、酸化されにくい絶縁膜
   とが存在することを特徴とする半導体記憶装置。
6. （６）半導体基板上にフィールド絶縁膜を形成し、素子
   領域としてＥ＾２ＰＲＯＭ形成予定領域、ＥＰＲＯＭ形
   成予定領域、および周辺用ＭＯＳＦＥＴ形成予定領域を
   得る工程と、 上記Ｅ＾２ＰＲＯＭ形成予定領域に対して所定の不純物
   をイオン注入し、第１の不純物層を形成する工程と、 素子領域上に第１のゲート絶縁膜を形成する工程と、 上記ＥＰＲＯＭ形成予定領域、および周辺用ＭＯＳＦＥ
   Ｔ形成予定領域上に形成された上記第１のゲート絶縁膜
   を剥離する工程と、 上記ＥＰＲＯＭ形成予定領域、および周辺用ＭＯＳＦＥ
   Ｔ形成予定領域上に上記第１のゲート絶縁膜と膜厚の異
   なる第２のゲート絶縁膜を形成する工程と、 上記第１の不純物層上の第１のゲート絶縁膜の一部を除
   去し、再度、この除去部分に対して、第１および第２の
   ゲート絶縁膜とは膜厚の異なる第３のゲート絶縁膜を形
   成する工程と、 全面に、Ｅ＾２ＰＲＯＭおよびＥＰＲＯＭの浮遊ゲート
   となる第１の導電層を形成する工程と、この第１の導電
   層のうち、Ｅ＾２ＰＲＯＭおよびＥＰＲＯＭの浮遊ゲー
   トのセルスリット、Ｅ＾２ＰＲＯＭの選択用ＭＯＳＦＥ
   Ｔ並びに周辺用ＭＯＳＦＥＴ形成領域に存在する第１の
   導電層を除去する工程と、 全面に第４のゲート絶縁膜を構成する酸化膜層を形成す
   る工程と、 全面に第４のゲート絶縁膜を構成する酸化されにくい絶
   縁膜層を形成する工程と、 全面に、Ｅ＾２ＰＲＯＭおよびＥＰＲＯＭの制御ゲート
   、Ｅ＾２ＰＲＯＭの選択用ＭＯＳＦＥＴ並びに周辺用Ｍ
   ＯＳＦＥＴのゲートとなる第２の導電層を形成する工程
   と、 この第２の導電層を、Ｅ＾２ＰＲＯＭの選択用ＭＯＳＦ
   ＥＴ並びに周辺用ＭＯＳＦＥＴのゲートの形状にパター
   ニングする工程と、 さらにこの第２の導電層を、Ｅ＾２ＰＲＯＭおよびＥＰ
   ＲＯＭの制御ゲートの形状にパターニングし、これをマ
   スクに引き続き上記第１の導電層をＥ＾２ＰＲＯＭおよ
   びＥＰＲＯＭの浮遊ゲートの形状にパターニングする工
   程と、 上記Ｅ＾２ＰＲＯＭおよびＥＰＲＯＭの制御ゲート、Ｅ
   ＾２ＰＲＯＭの選択用ＭＯＳＦＥＴ並びに周辺用ＭＯＳ
   ＦＥＴのゲートをマスクにして、ソース／ドレイン領域
   形成用の不純物を、基板に対しイオン注入する工程と、 このイオン注入された不純物を活性化して、ソース／ド
   レイン領域を形成する工程とを具備することを特徴とす
   る半導体記憶装置の製造方法。
7. （７）請求項（１）あるいは（３）あるいは（５）記載
   の半導体記憶装置において、 Ｅ＾２ＰＲＯＭが持つ浮遊ゲートを構成する導電層と、
   ＥＰＲＯＭが持つ浮遊ゲートを構成する導電層との面積
   抵抗値がそれぞれ異なることを特徴とする半導体記憶装
   置。
8. （８）半導体基板上にフィールド絶縁膜を形成し、素子
   領域としてＥ＾２ＰＲＯＭ形成予定領域、ＥＰＲＯＭ形
   成予定領域、および周辺用ＭＯＳＦＥＴ形成予定領域を
   得る工程と、 上記Ｅ＾２ＰＲＯＭ形成予定領域に対して所定の不純物
   をイオン注入し、第１の不純物層を形成する工程と、 素子領域上に第１のゲート絶縁膜を形成する工程と、 上記ＥＰＲＯＭ形成予定領域、および周辺用ＭＯＳＦＥ
   Ｔ形成予定領域上に形成された上記第１のゲート絶縁膜
   を剥離する工程と、 上記ＥＰＲＯＭ形成予定領域、および周辺用ＭＯＳＦＥ
   Ｔ形成予定領域上に上記第１のゲート絶縁膜と膜厚の異
   なる第２のゲート絶縁膜を形成する工程と、 上記第１の不純物層上の第１のゲート絶縁膜の一部を除
   去し、再度、この除去部分に対して、第１および第２の
   ゲート絶縁膜とは膜厚の異なる第３のゲート絶縁膜を形
   成する工程と、 全面に、Ｅ＾２ＰＲＯＭおよびＥＰＲＯＭの浮遊ゲート
   、Ｅ＾２ＰＲＯＭの選択用ＭＯＳＦＥＴ並びに周辺用Ｍ
   ＯＳＦＥＴのゲートとなる第１の導電層を形成する工程
   と、 この第１の導電層のうち、Ｅ＾２ＰＲＯＭの浮遊ゲート
   形成予定領域上に不純物の遮断能力を持つ物質層を形成
   する工程と、 この物質層をマスクに、上記第１の導電層に対し不純物
   を導入し、この第１の導電層において、面積抵抗値が異
   なる領域を少なくとも１箇所形成する工程と、 この面積抵抗値の異なる領域が少なくとも１箇所形成さ
   れた第１の導電層を、Ｅ＾２ＰＲＯＭおよびＥＰＲＯＭ
   の浮遊ゲートのセルスリット、Ｅ＾２ＰＲＯＭの選択用
   ＭＯＳＦＥＴ並びに周辺用ＭＯＳＦＥＴのゲートの形状
   にパターニングする工程と、 全面に、第４のゲート絶縁膜を形成する工程と、全面に
   、Ｅ＾２ＰＲＯＭおよびＥＰＲＯＭの制御ゲートとなる
   第２の導電層を形成する工程と、この第２の導電層を、
   Ｅ＾２ＰＲＯＭおよびＥＰＲＯＭの制御ゲートの形状に
   パターニングし、これをマスクに引き続き上記第１の導
   電層をＥ＾２ＰＲＯＭおよびＥＰＲＯＭの浮遊ゲートの
   形状にパターニングする工程と、 上記Ｅ＾２ＰＲＯＭおよびＥＰＲＯＭの制御ゲート、Ｅ
   ＾２ＰＲＯＭの選択用ＭＯＳＦＥＴ並びに周辺用ＭＯＳ
   ＦＥＴのゲートをマスクにして、ソース／ドレイン領域
   形成用の不純物を、基板に対しイオン注入する工程と、 このイオン注入された不純物を活性化して、ソース／ド
   レイン領域を形成する工程とを具備することを特徴とす
   る半導体記憶装置の製造方法。
9. （９）半導体基板上にフィールド絶縁膜を形成し、素子
   領域としてＥ＾２ＰＲＯＭ形成予定領域、ＥＰＲＯＭ形
   成予定領域、および周辺用ＭＯＳＦＥＴ形成予定領域を
   得る工程と、 上記Ｅ＾２ＰＲＯＭ形成予定領域に対して所定の不純物
   をイオン注入し、第１の不純物層を形成する工程と、 素子領域上に第１のゲート絶縁膜を形成する工程と、 上記ＥＰＲＯＭ形成予定領域、および周辺用ＭＯＳＦＥ
   Ｔ形成予定領域上に形成された上記第１のゲート絶縁膜
   を剥離する工程と、 上記ＥＰＲＯＭ形成予定領域、および周辺用ＭＯＳＦＥ
   Ｔ形成予定領域上に上記第１のゲート絶縁膜と膜厚の異
   なる第２のゲート絶縁膜を形成する工程と、 上記第１の不純物層上の第１のゲート絶縁膜の一部を除
   去し、再度、この除去部分に対して、第１および第２の
   ゲート絶縁膜とは膜厚の異なる第３のゲート絶縁膜を形
   成する工程と、 全面に、Ｅ＾２ＰＲＯＭおよびＥＰＲＯＭの浮遊ゲート
   となる第１の導電層を形成する工程と、この第１の導電
   層のうち、Ｅ＾２ＰＲＯＭの浮遊ゲート形成予定領域上
   に不純物の遮断能力を持つ物質層を形成する工程と、 この物質層をマスクに、上記第１の導電層に対し不純物
   を導入し、この第１の導電層において、面積抵抗値が異
   なる領域を少なくとも１箇所形成する工程と、 この面積抵抗値の異なる領域が少なくとも１箇所形成さ
   れた第１の導電層のうち、Ｅ＾２ＰＲＯＭおよびＥＰＲ
   ＯＭの浮遊ゲートのセルスリット、Ｅ＾２ＰＲＯＭの選
   択用ＭＯＳＦＥＴ並びに周辺用ＭＯＳＦＥＴ形成領域に
   存在する第１の導電層を除去する工程と、 全面に第４のゲート絶縁膜を形成する工程と、全面に、
   Ｅ＾２ＰＲＯＭおよびＥＰＲＯＭの制御ゲート、Ｅ＾２
   ＰＲＯＭの選択用ＭＯＳＦＥＴ並びに周辺用ＭＯＳＦＥ
   Ｔのゲートとなる第２の導電層を形成する工程と、 この第２の導電層を、Ｅ＾２ＰＲＯＭの選択用ＭＯＳＦ
   ＥＴ並びに周辺用ＭＯＳＦＥＴのゲートの形状にパター
   ニングする工程と、 さらにこの第２の導電層を、Ｅ＾２ＰＲＯＭおよびＥＰ
   ＲＯＭの制御ゲートの形状にパターニングし、これをマ
   スクに引き続き上記第１の導電層をＥ＾２ＰＲＯＭおよ
   びＥＰＲＯＭの浮遊ゲートの形状にパターニングする工
   程と、 上記Ｅ＾２ＰＲＯＭおよびＥＰＲＯＭの制御ゲート、Ｅ
   ＾２ＰＲＯＭの選択用ＭＯＳＦＥＴ並びにＭＯＳＦＥＴ
   のゲートをマスクにして、ソース／ドレイン領域形成用
   の不純物を、基板に対しイオン注入する工程と、 このイオン注入された不純物を活性化して、ソース／ド
   レイン領域を形成する工程とを具備することを特徴とす
   る半導体記憶装置の製造方法。
10. （１０）半導体基板上にフィールド絶縁膜を形成し、素
    子領域としてＥ＾２ＰＲＯＭ形成予定領域、ＥＰＲＯＭ
    形成予定領域、および周辺用ＭＯＳＦＥＴ形成予定領域
    を得る工程と、 上記Ｅ＾２ＰＲＯＭ形成予定領域に対して所定の不純物
    をイオン注入し、第１の不純物層を形成する工程と、 素子領域上に第１のゲート絶縁膜を形成する工程と、 上記ＥＰＲＯＭ形成予定領域、および周辺用ＭＯＳＦＥ
    Ｔ形成予定領域上に形成された上記第１のゲート絶縁膜
    を剥離する工程と、 上記ＥＰＲＯＭ形成予定領域、および周辺用ＭＯＳＦＥ
    Ｔ形成予定領域上に上記第１のゲート絶縁膜と膜厚の異
    なる第２のゲート絶縁膜を形成する工程と、 上記第１の不純物層上の第１のゲート絶縁膜の一部を除
    去し、再度、この除去部分に対して、第１および第２の
    ゲート絶縁膜とは膜厚の異なる第３のゲート絶縁膜を形
    成する工程と、 全面に、Ｅ＾２ＰＲＯＭおよびＥＰＲＯＭの浮遊ゲート
    となる第１の導電層を形成する工程と、この第１の導電
    層のうち、Ｅ＾２ＰＲＯＭの浮遊ゲート形成予定領域上
    に不純物の遮断能力を持つ物質層を形成する工程と、 この物質層をマスクに、上記第１の導電層に対し不純物
    を導入し、この第１の導電層において、面積抵抗値が異
    なる領域を少なくとも１箇所形成する工程と、 この面積抵抗値の異なる領域が少なくとも１箇所形成さ
    れた第１の導電層のうち、Ｅ＾２ＰＲＯＭおよびＥＰＲ
    ＯＭの浮遊ゲートのセルスリット、Ｅ＾２ＰＲＯＭの選
    択用ＭＯＳＦＥＴ並びに周辺用ＭＯＳＦＥＴ形成領域に
    存在する第１の導電層を除去する工程と、 全面に第４のゲート絶縁膜を構成する酸化膜層を形成す
    る工程と、 全面に第４のゲート絶縁膜を構成する酸化されにくい絶
    縁膜層を形成する工程と、 全面に、Ｅ＾２ＰＲＯＭおよびＥＰＲＯＭの制御ゲート
    、Ｅ＾２ＰＲＯＭの選択用ＭＯＳＦＥＴ並びに周辺用Ｍ
    ＯＳＦＥＴのゲートとなる第２の導電層を形成する工程
    と、 この第２の導電層を、Ｅ＾２ＰＲＯＭの選択用ＭＯＳＦ
    ＥＴ並びに周辺用ＭＯＳＦＥＴのゲートの形状にパター
    ニングする工程と、 さらにこの第２の導電層を、Ｅ＾２ＰＲＯＭおよびＥＰ
    ＲＯＭの制御ゲートの形状にパターニングし、これをマ
    スクに引き続き上記第１の導電層をＥ＾２ＰＲＯＭおよ
    びＥＰＲＯＭの浮遊ゲートの形状にパターニングする工
    程と、 上記Ｅ＾２ＰＲＯＭおよびＥＰＲＯＭの制御ゲート、Ｅ
    ＾２ＰＲＯＭの選択用ＭＯＳＦＥＴ並びに周辺用ＭＯＳ
    ＦＥＴのゲートをマスクにして、ソース／ドレイン領域
    形成用の不純物を、基板に対しイオン注入する工程と、 このイオン注入された不純物を活性化して、ソース／ド
    レイン領域を形成する工程とを具備することを特徴とす
    る半導体記憶装置の製造方法。