JPS60189971A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60189971A JPS60189971A JP59045216A JP4521684A JPS60189971A JP S60189971 A JPS60189971 A JP S60189971A JP 59045216 A JP59045216 A JP 59045216A JP 4521684 A JP4521684 A JP 4521684A JP S60189971 A JPS60189971 A JP S60189971A
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- H10D64/01—Manufacture or treatment
- H10D64/031—Manufacture or treatment of data-storage electrodes
- H10D64/035—Manufacture or treatment of data-storage electrodes comprising conductor-insulator-conductor-insulator-semiconductor structures
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- Y10S148/00—Metal treatment
- Y10S148/169—Vacuum deposition, e.g. including molecular beam epitaxy
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特に不揮発性メ
モリ等のうちシリコン薄膜上に形成される酸化膜の耐圧
、リーク特性を改善する方法に係る。
モリ等のうちシリコン薄膜上に形成される酸化膜の耐圧
、リーク特性を改善する方法に係る。
書き換え可能な不揮発性メモ’） （ＥＰＲＯＭ又はＥ
２ＰＲＯＭ）等においては、多結晶シリコンからなるフ
ローティングｒ−）を有する素子が多く、例えば従来の
ｌＰＲＯＭセルは第１図に示すような構造を有している
。
２ＰＲＯＭ）等においては、多結晶シリコンからなるフ
ローティングｒ−）を有する素子が多く、例えば従来の
ｌＰＲＯＭセルは第１図に示すような構造を有している
。
すなわち、図中ＩはＰ型シリコン基板で必シ、この基板
１表面にはフィールド酸化膜２が形成されている。フィ
ールド酸化膜２によって囲まれた素子領域表面には第１
のダート酸化膜３、フローティングダート４、第２のダ
ート酸化膜５及びコン）ｏ−ルダート６が順次積層して
形成されている。前記７０ニテイングダート４の両側方
の基板１表面にはＮ＋型ソース、ドレイン領域７，８が
形成されている。更゛に、フローティングゲート４及び
コントロールダート６の露出面には後酸化膜９が形成さ
れている。
１表面にはフィールド酸化膜２が形成されている。フィ
ールド酸化膜２によって囲まれた素子領域表面には第１
のダート酸化膜３、フローティングダート４、第２のダ
ート酸化膜５及びコン）ｏ−ルダート６が順次積層して
形成されている。前記７０ニテイングダート４の両側方
の基板１表面にはＮ＋型ソース、ドレイン領域７，８が
形成されている。更゛に、フローティングゲート４及び
コントロールダート６の露出面には後酸化膜９が形成さ
れている。
上記？ＲＯＭセルはコントロールゲート６及びドレイン
領域８に高電圧を与えることによって、チャネル領域か
らキャリア（ホットエレクトロン）ラフ０−チイングｆ
−ト４に注入シ、フローティングダート４中に蓄積され
たキャリアによってトランジスタの閾値電圧を変化させ
て記憶動作をなすものである。
領域８に高電圧を与えることによって、チャネル領域か
らキャリア（ホットエレクトロン）ラフ０−チイングｆ
−ト４に注入シ、フローティングダート４中に蓄積され
たキャリアによってトランジスタの閾値電圧を変化させ
て記憶動作をなすものである。
上述したようにｌＰＲＯＭはフローティングダート４中
に蓄積されたキャリアの有無によってメモリ内容を表現
するため、フローティングゲート４の上下に形成されて
いる第１のダート酸化膜Ｓ及び第２のダート酸化膜５の
耐圧、リーク特性が良好なことが要望されている、。°
通常、第１のダート酸化膜３はバルクシリコンの熱酸化
によシ、第２のｒ−）酸化膜５はフローティングダート
４を構成する非単結晶シリコン膜（多結晶シリコン膜又
は非晶゛質シリコン膜）の表面酸化によりそれぞれ形成
されているが、素子の微細化に伴い、素子内での局所電
場が増大するため、特に第２のダート酸化膜５の耐圧及
びリーク特性の劣化が問題となりている。
に蓄積されたキャリアの有無によってメモリ内容を表現
するため、フローティングゲート４の上下に形成されて
いる第１のダート酸化膜Ｓ及び第２のダート酸化膜５の
耐圧、リーク特性が良好なことが要望されている、。°
通常、第１のダート酸化膜３はバルクシリコンの熱酸化
によシ、第２のｒ−）酸化膜５はフローティングダート
４を構成する非単結晶シリコン膜（多結晶シリコン膜又
は非晶゛質シリコン膜）の表面酸化によりそれぞれ形成
されているが、素子の微細化に伴い、素子内での局所電
場が増大するため、特に第２のダート酸化膜５の耐圧及
びリーク特性の劣化が問題となりている。
上述した第２の？−）酸化膜５の耐圧及びリーク特性に
関しては、フローティングｆ−）Ｊとなる非単結晶シリ
コン膜とこの非単結晶シリコン膜の酸化膜との間の界面
形状、すなわち凹凸等が問題となる。上記界面形状に影
響を与える因子は、酸化前の非単結晶シリコン膜の結晶
性（多結晶であるか又は非晶質であるか、また多結晶の
場合は粒径）、非単結晶シリコン膜中の不純物の種類・
濃度及び酸化−条件（温度、雰囲気、時間）等がある。
関しては、フローティングｆ−）Ｊとなる非単結晶シリ
コン膜とこの非単結晶シリコン膜の酸化膜との間の界面
形状、すなわち凹凸等が問題となる。上記界面形状に影
響を与える因子は、酸化前の非単結晶シリコン膜の結晶
性（多結晶であるか又は非晶質であるか、また多結晶の
場合は粒径）、非単結晶シリコン膜中の不純物の種類・
濃度及び酸化−条件（温度、雰囲気、時間）等がある。
これらの／’Ｐラメータについての研究は既に数多くの
報告がある（例えばＧ、Ｈａｒｂｅｋｅ ＠ｔ ａｌ、
ＲｃＡ Ｒｅｖｌｅｗ、ｖｏｌ、４４ ｇＪｕｎｅ（１
９８３） ２８７ 、 Ｄ、Ａ、Ｓｍ１ｔｈ ａｔ ｍ
ｌ。
報告がある（例えばＧ、Ｈａｒｂｅｋｅ ＠ｔ ａｌ、
ＲｃＡ Ｒｅｖｌｅｗ、ｖｏｌ、４４ ｇＪｕｎｅ（１
９８３） ２８７ 、 Ｄ、Ａ、Ｓｍ１ｔｈ ａｔ ｍ
ｌ。
Ｍａｔｅｒ４ｍｌ Ｒｅ５ｅａｒｃｈ ５ｏｃ１ｅｔｙ
ＳｙｍｐｏｓｉｕｍＰｒｏｃｅｅｄｉｎｇ＋ｖｏ１．
５＋ｐ６５ （１９８２） ）。
ＳｙｍｐｏｓｉｕｍＰｒｏｃｅｅｄｉｎｇ＋ｖｏ１．
５＋ｐ６５ （１９８２） ）。
上述した界面形状の制御性を考慮した場合、実際の素子
製造工程では非単結晶シリコン膜中にリンを導入した後
、熱酸化を行なうことが多い。従来、非単結晶シリコン
膜にリンを導入する方法としては、 （１） 非単結晶シリコン膜を気相成長させる際、同時
に気相からリンをドープする方法、（ｊｌ） 非単結晶
シリコン膜を堆積した後、ＰＯＣｌ２等を拡散源として
非単結晶シリコン膜表面にリンを蒸着し、更にアニール
によジ拡散させる方法、 （ｉｉｉ） 非単結晶シリコン膜を堆積した後、リンを
イオン注入し、更にアニールする方法、などが行なわれ
ている。
製造工程では非単結晶シリコン膜中にリンを導入した後
、熱酸化を行なうことが多い。従来、非単結晶シリコン
膜にリンを導入する方法としては、 （１） 非単結晶シリコン膜を気相成長させる際、同時
に気相からリンをドープする方法、（ｊｌ） 非単結晶
シリコン膜を堆積した後、ＰＯＣｌ２等を拡散源として
非単結晶シリコン膜表面にリンを蒸着し、更にアニール
によジ拡散させる方法、 （ｉｉｉ） 非単結晶シリコン膜を堆積した後、リンを
イオン注入し、更にアニールする方法、などが行なわれ
ている。
しかし、中及び（１１）の方法は気相を用いてリン濃度
を制御するため、非単結晶シリコン膜中のリン濃度の均
一性、再現性、制御性などが劣る。
を制御するため、非単結晶シリコン膜中のリン濃度の均
一性、再現性、制御性などが劣る。
したがって、第２のダート酸化膜の耐圧等も劣化する。
一方、（ｉｉＤの方法では非単結晶シリコン膜中でのリ
ン濃度の均−性等は゛極めて良好である。しかし、実際
の工程においてＵ （Ｄ又は（１１）の方法が主として
用いられている。これは（１１１）の方法でリンを導入
した後、熱酸化を行なりことによル第１図図示のような
素子を形成すると、第２のダート酸化膜の耐圧特性に大
きなバラツキが生じるためである。例えば、第２図に（
１）〜（１１１）の方法を用いてリンを導入した後、熱
酸化することによ多形成された第２のデート酸化膜のう
ち良好に形成された場合について、リン濃度と耐圧の平
均値との関係を示すが、（１１１）の方法の方がかえっ
て耐圧特性が劣化している。この原因については未だ解
明されていないが、（ｊｉｉ）の方法では非単結晶シリ
コン膜上の汚染物質がイオン注入によル非単結晶シリコ
ン膜中に侵入する効果等が考えられる。
ン濃度の均−性等は゛極めて良好である。しかし、実際
の工程においてＵ （Ｄ又は（１１）の方法が主として
用いられている。これは（１１１）の方法でリンを導入
した後、熱酸化を行なりことによル第１図図示のような
素子を形成すると、第２のダート酸化膜の耐圧特性に大
きなバラツキが生じるためである。例えば、第２図に（
１）〜（１１１）の方法を用いてリンを導入した後、熱
酸化することによ多形成された第２のデート酸化膜のう
ち良好に形成された場合について、リン濃度と耐圧の平
均値との関係を示すが、（１１１）の方法の方がかえっ
て耐圧特性が劣化している。この原因については未だ解
明されていないが、（ｊｉｉ）の方法では非単結晶シリ
コン膜上の汚染物質がイオン注入によル非単結晶シリコ
ン膜中に侵入する効果等が考えられる。
この実験からも明らかなように非単結晶シリコｙ膜中の
リン濃度の制御は第２のダート酸化膜の耐圧、リーク特
性等に重要な影響を及ぼすものである。
リン濃度の制御は第２のダート酸化膜の耐圧、リーク特
性等に重要な影響を及ぼすものである。
本発明社上配事情に鑑みてなされたものであ夛、非単結
晶シリコン膜上の酸化膜の耐圧、リーク特性が向上した
高性能の半導体装置を製造し得る方法を提供しようとす
るものである。
晶シリコン膜上の酸化膜の耐圧、リーク特性が向上した
高性能の半導体装置を製造し得る方法を提供しようとす
るものである。
本発明の半導体装置の製造方法は、半導体基板上に第１
のダート酸化膜を介して第１のダート電極となる非単結
晶シリコン膜を堆積した後、この非単結晶シリコン膜上
にＣＶＤ法、スパッタ法又は分子線法により絶縁膜を形
成し、この絶縁膜を通して非単結晶シリコン膜に不純物
をイオン注入し、更に前記絶縁膜を除去した後、熱酸化
によシ前記非単結晶シリコン膜表面に第２のｆ−）酸化
膜を形成することを特徴とするものである。
のダート酸化膜を介して第１のダート電極となる非単結
晶シリコン膜を堆積した後、この非単結晶シリコン膜上
にＣＶＤ法、スパッタ法又は分子線法により絶縁膜を形
成し、この絶縁膜を通して非単結晶シリコン膜に不純物
をイオン注入し、更に前記絶縁膜を除去した後、熱酸化
によシ前記非単結晶シリコン膜表面に第２のｆ−）酸化
膜を形成することを特徴とするものである。
このような方法によれば、例えばフローティングゲート
を有するｌＰＲＯＭやＥ ２ＦＲＯＭのような半導体装
置の第２のｒ−）酸化膜の耐圧、リーク特性を向上する
ことができ、高性能化を達成することができる。
を有するｌＰＲＯＭやＥ ２ＦＲＯＭのような半導体装
置の第２のｒ−）酸化膜の耐圧、リーク特性を向上する
ことができ、高性能化を達成することができる。
・以下、本発明方法を第１図と同様なＥＰＲＯＭセルの
製造に適用した実施例を第３図（ａ）〜（ｈ）を参照し
て説明する。
製造に適用した実施例を第３図（ａ）〜（ｈ）を参照し
て説明する。
実施例１
まず、結晶方位（１０Ｇ）のＰ−型シリコン基板２１０
表面に選択酸化法に従い、フィールド酸化膜２２を形成
した後、酸素雰囲気中１０００℃で熱処理を行ない、フ
ィールド酸化膜２２によって囲まれた基板２１表面に膜
厚５００Ｘの第１のｒ−）酸化膜２３を形成した。次に
、減圧ＣＶＤ法によ）全面に膜厚４０００Ｘのノンドー
プの第１の多結晶シリコン膜２４を堆積した（第３図（
ａ）図示）。
表面に選択酸化法に従い、フィールド酸化膜２２を形成
した後、酸素雰囲気中１０００℃で熱処理を行ない、フ
ィールド酸化膜２２によって囲まれた基板２１表面に膜
厚５００Ｘの第１のｒ−）酸化膜２３を形成した。次に
、減圧ＣＶＤ法によ）全面に膜厚４０００Ｘのノンドー
プの第１の多結晶シリコン膜２４を堆積した（第３図（
ａ）図示）。
次いで、８００℃で減圧ＣＶＤ法によシ第１の多結晶シ
リコン膜２４上に膜厚５００”芙のＣＶＤ酸化膜２５を
堆積した（同図（ｂ）図示）。つづいて、このＣＶＤ酸
化膜２５を通して第１の多結晶シリコン膜２４にリンを
加速エネルギー８０ｋｅｙｓ ドーズ量１．６Ｘ１０ｃ
ｒｎ の条件でイオン注入した（同図（、）図示）。つ
づいて、窒素雰囲気中、９５０℃で５０分間アニールを
行なりた後、ＣＶＤ酸化膜２５ｔ−除去し７’ｃ（同図
（ｄ） １ｍ示）。
リコン膜２４上に膜厚５００”芙のＣＶＤ酸化膜２５を
堆積した（同図（ｂ）図示）。つづいて、このＣＶＤ酸
化膜２５を通して第１の多結晶シリコン膜２４にリンを
加速エネルギー８０ｋｅｙｓ ドーズ量１．６Ｘ１０ｃ
ｒｎ の条件でイオン注入した（同図（、）図示）。つ
づいて、窒素雰囲気中、９５０℃で５０分間アニールを
行なりた後、ＣＶＤ酸化膜２５ｔ−除去し７’ｃ（同図
（ｄ） １ｍ示）。
次いで、酸化性雰囲気中で熱処理を行ない、第１の多結
晶シリコン膜２４０表面に膜厚５００芙の第２のダート
酸化膜２６を形成した（同図（ｅ）図示）。つづいて、
全面に膜厚３０００Ｘの第２の多結晶シリコン膜２７を
堆積した後、ｐｏｃｔ３を拡散源としてリンをドープし
た（同図（ｆ）図示）。
晶シリコン膜２４０表面に膜厚５００芙の第２のダート
酸化膜２６を形成した（同図（ｅ）図示）。つづいて、
全面に膜厚３０００Ｘの第２の多結晶シリコン膜２７を
堆積した後、ｐｏｃｔ３を拡散源としてリンをドープし
た（同図（ｆ）図示）。
次いで、厚さ１．０μｍ１巾１．５μｍのホトレジスト
ノ母ターン２８をマスクとして第２の多結晶シリコン膜
２７、第２のダート酸化膜２６、第１の多結晶シリコン
膜２４及び第１のダート酸化膜２３を順次反応性イオン
エツチング法によシエッチング除去した。この結果、基
板２．Ｉ上に第１のｆ−）酸化膜２３、フローティング
ゲート２９、第２のダート酸化膜２６及びコントロール
ルートＪｌｌ）が順次積層されて形成された。
ノ母ターン２８をマスクとして第２の多結晶シリコン膜
２７、第２のダート酸化膜２６、第１の多結晶シリコン
膜２４及び第１のダート酸化膜２３を順次反応性イオン
エツチング法によシエッチング除去した。この結果、基
板２．Ｉ上に第１のｆ−）酸化膜２３、フローティング
ゲート２９、第２のダート酸化膜２６及びコントロール
ルートＪｌｌ）が順次積層されて形成された。
つづいて、ホトレジストｉ４ターフ２８をマスクとして
ヒ素を加速エネルギ−４０に＠Ｖ、ドーズ量３Ｘ１０１
５ｉ２の条件でイオン注入した（同図（−図示）、つづ
いて、ホトレジストノ！ターン２Ｂ’ｆ１−除去した後
、乾燥酸素雰囲気中、９５０℃で熱処理し、膜厚４００
Ｘの後酸化膜３１を形成した。これと同時にイオン注入
されたヒ素を活性化してシート抵抗ρ８＝５０Ω／口、
接合深さｘｊ ＝ ０．２μｍのＮ型ソース、ドレイン
領域３２．３３を形成した。つづいて、全面に膜厚Ｑ、
５μｍのＣＶＤ酸化膜３４を堆積した後、コンタクト
ホール３５．３５を開孔した。つづいて、全面に膜厚１
．０μｍのＡＡ−８１膜を蒸着した後、ノ９ターニング
してソース電極３６、ドレイン電極３１を形成し、ｌＰ
ＲＯＭセルを製造した（同図色）図示）。
ヒ素を加速エネルギ−４０に＠Ｖ、ドーズ量３Ｘ１０１
５ｉ２の条件でイオン注入した（同図（−図示）、つづ
いて、ホトレジストノ！ターン２Ｂ’ｆ１−除去した後
、乾燥酸素雰囲気中、９５０℃で熱処理し、膜厚４００
Ｘの後酸化膜３１を形成した。これと同時にイオン注入
されたヒ素を活性化してシート抵抗ρ８＝５０Ω／口、
接合深さｘｊ ＝ ０．２μｍのＮ型ソース、ドレイン
領域３２．３３を形成した。つづいて、全面に膜厚Ｑ、
５μｍのＣＶＤ酸化膜３４を堆積した後、コンタクト
ホール３５．３５を開孔した。つづいて、全面に膜厚１
．０μｍのＡＡ−８１膜を蒸着した後、ノ９ターニング
してソース電極３６、ドレイン電極３１を形成し、ｌＰ
ＲＯＭセルを製造した（同図色）図示）。
実施例２
第３図（ｂ）に対応する工程において、７５０℃でス・
母ツタ成長法によシ第１の多結晶シリコン膜２３上に酸
化膜を堆積した以外は上記実施例と同様な工程でＥＰＲ
ＯＭセルを製造した。
母ツタ成長法によシ第１の多結晶シリコン膜２３上に酸
化膜を堆積した以外は上記実施例と同様な工程でＥＰＲ
ＯＭセルを製造した。
比較例１
第３図（ａ）に対応する工程において、第１の多結晶シ
リコン膜２４を堆積した後、ＰＯＣｌ２を拡散源として
第１の多結晶シリコン膜２４表面にリンを蒸着し、アニ
ールを行ないリンを拡散させた。次いで、同図（、）以
降の工程を上記実施例と同様に行ない、ｌＰＲＯＭセル
を製造した。
リコン膜２４を堆積した後、ＰＯＣｌ２を拡散源として
第１の多結晶シリコン膜２４表面にリンを蒸着し、アニ
ールを行ないリンを拡散させた。次いで、同図（、）以
降の工程を上記実施例と同様に行ない、ｌＰＲＯＭセル
を製造した。
比較例２
第３図（ａ）に対応する工程において、第１の多結晶シ
リコン膜２４を堆積した後、そのままリンのイオン注入
を行なった。次いで、上記比較例２と同様にしてＥＰＲ
ＯＭセルを製造した。
リコン膜２４を堆積した後、そのままリンのイオン注入
を行なった。次いで、上記比較例２と同様にしてＥＰＲ
ＯＭセルを製造した。
なお、上記実施例１，２及び比較例１＃２ともにフロー
ティングｆ−）中の平均的リン濃度がほぼ一定であるよ
うな条件を用いた。
ティングｆ−）中の平均的リン濃度がほぼ一定であるよ
うな条件を用いた。
以上のようにして製造された実施例１，２及び比較例１
，２のＥＰＲＯＭセルについて、第２のｒ−）酸化膜の
耐圧のヒストグラムを第４図に示す。
，２のＥＰＲＯＭセルについて、第２のｒ−）酸化膜の
耐圧のヒストグラムを第４図に示す。
第４図から明らかなように実施例１及び２のｌＰＲＯＭ
セルは従来の方法、すなわち比較例１及び２のＥＰＲＯ
Ｍセルに比べて第２のダート酸化膜の耐圧が著しく改善
されている。また、当然予想されるように、本発明方法
を用いた場合、リーク電流特性も耐圧特性と同様に改善
されていることが確認された。
セルは従来の方法、すなわち比較例１及び２のＥＰＲＯ
Ｍセルに比べて第２のダート酸化膜の耐圧が著しく改善
されている。また、当然予想されるように、本発明方法
を用いた場合、リーク電流特性も耐圧特性と同様に改善
されていることが確認された。
なお、上記実施例では多結晶シリコンにリンをイオン注
入する場合について説明したが、他のイオン種について
も同様な効果が期待できることは言うまでもない。例え
ば、イオン種としてヒ素を用いた場合にも上記実施例と
同様な効果が得られた。
入する場合について説明したが、他のイオン種について
も同様な効果が期待できることは言うまでもない。例え
ば、イオン種としてヒ素を用いた場合にも上記実施例と
同様な効果が得られた。
また、イオン注入前に非単結晶シリコン膜上に形成する
絶縁膜の形成方法として、実施例１では低圧ＣＶＤ法を
、実施例２ではス・９ツタ法をそれぞれ用いたが、これ
に限らず超高真空中で分子線法によって形成してもよい
。いずれにしても非単結晶シリコン自体を酸化等で変質
させるような方法以外であればよい。ちなみに、第３図
（ｂ）に対応する工程で第１の多結晶シリコン膜２４表
面“に熱酸化によシ酸化膜を形成した後、不純物をイオ
ン注入するという方法を用いた場合、熱酸化時に表面の
凹凸が大きくなシ、このためにその後に形成される第２
の？−）酸化膜の耐圧は向上しなかった・ なお、以上の説明ではＥＰＲＯＭについて述べたが、本
発明方法はＥ２ＦＲＯＭ等他の半導体装置の製造にも適
用できることは勿論である。
絶縁膜の形成方法として、実施例１では低圧ＣＶＤ法を
、実施例２ではス・９ツタ法をそれぞれ用いたが、これ
に限らず超高真空中で分子線法によって形成してもよい
。いずれにしても非単結晶シリコン自体を酸化等で変質
させるような方法以外であればよい。ちなみに、第３図
（ｂ）に対応する工程で第１の多結晶シリコン膜２４表
面“に熱酸化によシ酸化膜を形成した後、不純物をイオ
ン注入するという方法を用いた場合、熱酸化時に表面の
凹凸が大きくなシ、このためにその後に形成される第２
の？−）酸化膜の耐圧は向上しなかった・ なお、以上の説明ではＥＰＲＯＭについて述べたが、本
発明方法はＥ２ＦＲＯＭ等他の半導体装置の製造にも適
用できることは勿論である。
以上詳述した如く本発明の半導体装置の製造方法によれ
ば、ＥＰＲＯＭ 、 Ｅ２ＰＲＯＭ等のフローティング
ｒ−）とコントロールゲート間の酸化膜の耐圧、リーク
電流特性を向上し、高性能化を達成し得る等顕著な効果
を奏するものである。
ば、ＥＰＲＯＭ 、 Ｅ２ＰＲＯＭ等のフローティング
ｒ−）とコントロールゲート間の酸化膜の耐圧、リーク
電流特性を向上し、高性能化を達成し得る等顕著な効果
を奏するものである。
第１図はｌＰＲＯＭセルの断面図、第２因は従来の方法
によるフローティングゲートのリン濃度と第２のｆ−）
酸化膜の耐圧との関係を示す特性図、第３図（荀〜６）
は本発明の実施例１におけるＥＰＲＯＭセルの製造方法
″を示す断面図、第４図は実施例１，２及び比較例１，
２０ＥＦＲＯＭセルの第２のダート酸化膜の耐圧のヒス
トグラム、である。 ２１・・・Ｐ型シリコン基板、２２・・・フィールド酸
化膜、２３・・・第１のｆ−）酸化膜、２４・・・第１
の多結晶シリコン膜、２５・・・ＣＶＤ酸化膜、２６・
・・第２のｒ−）酸化膜、２７・・・第２の多結晶シリ
コンＰＬ２Ｂ・・・ホトレゾストパターン、２９・・・
フローティング？−）、ＪＯ・・・コントロールダート
、３１・・・後酸化膜、３２．３８・・・Ｎ＋型ソース
、ドレイン領域、３４・・・ＣＶＤ酸化膜、３５・・・
コンタクトホール、３６・・・ソース電極、３７・・・
ドレイン電極。 出願人代理人 弁理士 鈴 江 武 彦第１ 図 第２ｒ！ｙ！ ９シ＝＄Ｊ （ｘ １ｏ２０ｃ市３〕 第３図 第３図 □□］ ］：； 第４８ 井 度
によるフローティングゲートのリン濃度と第２のｆ−）
酸化膜の耐圧との関係を示す特性図、第３図（荀〜６）
は本発明の実施例１におけるＥＰＲＯＭセルの製造方法
″を示す断面図、第４図は実施例１，２及び比較例１，
２０ＥＦＲＯＭセルの第２のダート酸化膜の耐圧のヒス
トグラム、である。 ２１・・・Ｐ型シリコン基板、２２・・・フィールド酸
化膜、２３・・・第１のｆ−）酸化膜、２４・・・第１
の多結晶シリコン膜、２５・・・ＣＶＤ酸化膜、２６・
・・第２のｒ−）酸化膜、２７・・・第２の多結晶シリ
コンＰＬ２Ｂ・・・ホトレゾストパターン、２９・・・
フローティング？−）、ＪＯ・・・コントロールダート
、３１・・・後酸化膜、３２．３８・・・Ｎ＋型ソース
、ドレイン領域、３４・・・ＣＶＤ酸化膜、３５・・・
コンタクトホール、３６・・・ソース電極、３７・・・
ドレイン電極。 出願人代理人 弁理士 鈴 江 武 彦第１ 図 第２ｒ！ｙ！ ９シ＝＄Ｊ （ｘ １ｏ２０ｃ市３〕 第３図 第３図 □□］ ］：； 第４８ 井 度
Claims (2)
- （１）第１導電型の半導体基板上に順次積層して形成さ
れた第１のｆ−）酸化膜、第１のダート電極、第２のｆ
−）酸化膜及び第２のｆ−）電極゛−と、前記第１のｆ
−ト電極の両側方の基板表面に形成された第２導電型の
ソース、ドレイン領域とを有する半導体装置を製造する
方法において、基板上に第１のダート酸化膜を介して第
１のｆ−）電極となる非単結晶シリコン膜を堆積した後
、該非単結晶シリコン膜上にＣＶＤ法、スノ譬ツタ法又
は分子線法により絶縁膜を形成する工程と、該絶縁膜を
通して前記非単結晶シリコン膜に不純物をイオン注入す
る工程と、前記絶縁膜を除去した後、熱酸化によシ前記
非単結晶シリコン膜表面に第２のダート酸化膜を形成す
る工程とを具備したことを特徴とする半導体装置の製造
方法。 - （２）ｉｌのダート電極をフローティングダート、第２
のダート電極をコントロールダートとする特許請求の範
囲第１項記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59045216A JPS60189971A (ja) | 1984-03-09 | 1984-03-09 | 半導体装置の製造方法 |
| US06/706,096 US4597159A (en) | 1984-03-09 | 1985-02-27 | Method of manufacturing SiO2 -Si interface for floating gate semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59045216A JPS60189971A (ja) | 1984-03-09 | 1984-03-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60189971A true JPS60189971A (ja) | 1985-09-27 |
Family
ID=12713069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59045216A Pending JPS60189971A (ja) | 1984-03-09 | 1984-03-09 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4597159A (ja) |
| JP (1) | JPS60189971A (ja) |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4769340A (en) * | 1983-11-28 | 1988-09-06 | Exel Microelectronics, Inc. | Method for making electrically programmable memory device by doping the floating gate by implant |
| US4789560A (en) * | 1986-01-08 | 1988-12-06 | Advanced Micro Devices, Inc. | Diffusion stop method for forming silicon oxide during the fabrication of IC devices |
| US5017505A (en) * | 1986-07-18 | 1991-05-21 | Nippondenso Co., Ltd. | Method of making a nonvolatile semiconductor memory apparatus with a floating gate |
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| US5149666A (en) * | 1987-01-07 | 1992-09-22 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor memory device having a floating gate electrode composed of 2-10 silicon grains |
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-
1984
- 1984-03-09 JP JP59045216A patent/JPS60189971A/ja active Pending
-
1985
- 1985-02-27 US US06/706,096 patent/US4597159A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4597159A (en) | 1986-07-01 |
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