JPH05289953A - 集積回路 - Google Patents
集積回路Info
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- JPH05289953A JPH05289953A JP4110791A JP11079192A JPH05289953A JP H05289953 A JPH05289953 A JP H05289953A JP 4110791 A JP4110791 A JP 4110791A JP 11079192 A JP11079192 A JP 11079192A JP H05289953 A JPH05289953 A JP H05289953A
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- JP
- Japan
- Prior art keywords
- memory
- integrated circuit
- test
- address
- signal
- Prior art date
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- Pending
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- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 集積回路のパッケージのピン数を減らして内
蔵メモリのテスト工程を簡略化するとともに、パッケー
ジを小型化する。 【構成】 制御回路１８は主にカウンタ（計数手段）１
８ａとデコーダ（解読手段）１８ｂからなり、これらの
回路は、内蔵メモリのテストを行う集積回路の内部に他
の回路とともに形成されている。テストが開始される
と、制御回路１８内部のカウンタ１８ａは、オールゼロ
の初期状態からこのクロックパルスが一つ入るたびに１
ずつインクリメントされる。制御回路１８内部のデコー
ダ１８ｂはこの連続的にインクリメントされるカウンタ
１８ａの出力を逐次デコードして、複数あるメモリのう
ちの１つを特定する出力セレクト信号、及びこの特定さ
れたメモリのアドレス信号を出力する。
蔵メモリのテスト工程を簡略化するとともに、パッケー
ジを小型化する。 【構成】 制御回路１８は主にカウンタ（計数手段）１
８ａとデコーダ（解読手段）１８ｂからなり、これらの
回路は、内蔵メモリのテストを行う集積回路の内部に他
の回路とともに形成されている。テストが開始される
と、制御回路１８内部のカウンタ１８ａは、オールゼロ
の初期状態からこのクロックパルスが一つ入るたびに１
ずつインクリメントされる。制御回路１８内部のデコー
ダ１８ｂはこの連続的にインクリメントされるカウンタ
１８ａの出力を逐次デコードして、複数あるメモリのう
ちの１つを特定する出力セレクト信号、及びこの特定さ
れたメモリのアドレス信号を出力する。
Description
【０００１】
【産業上の利用分野】本発明は、内部に複数の内蔵メモ
リを有する集積回路（若しくはＬＳＩ）であって、これ
らの内蔵メモリの全アドレスに対するデータの入出力テ
ストを行うことができる集積回路に関するものである。
リを有する集積回路（若しくはＬＳＩ）であって、これ
らの内蔵メモリの全アドレスに対するデータの入出力テ
ストを行うことができる集積回路に関するものである。
【０００２】
【従来の技術】図６は従来の集積回路に内蔵された複数
のメモリに対して、その全アドレスのデータ入出力テス
トを行う場合の回路図を示す。この場合、集積回路には
メモリとしてＲＡＭ（ランダムアクセスメモリ）４０，
４２，４４とＲＯＭ（リードオンリーメモリ）４６が内
蔵されており、これ以外の例えば論理回路などは省略し
てある。
のメモリに対して、その全アドレスのデータ入出力テス
トを行う場合の回路図を示す。この場合、集積回路には
メモリとしてＲＡＭ（ランダムアクセスメモリ）４０，
４２，４４とＲＯＭ（リードオンリーメモリ）４６が内
蔵されており、これ以外の例えば論理回路などは省略し
てある。
【０００３】かかる集積回路においては、製造後などに
実際に内蔵メモリの動作をテストすることが必要とな
る。このテストを行う場合には図６において、入力４８
からは内蔵メモリをテストするためのテストデータが所
定のビット幅で供給され、入力５０からはテスト時にお
けるそれぞれの内蔵メモリのアドレス信号が供給され
る。書き込まれたデータの読み出しテストを行う場合に
は、入力５２に出力セレクト信号が供給される。これに
よりＲＡＭ４０，４２，４４又はＲＯＭ４６のうちのい
ずれかを選択して、換言すると、どの内蔵メモリをテス
トするかを選択する。入力５４に供給されるテストモー
ド信号は、この集積回路の内蔵メモリのテストを実行す
るかどうかを選択する。
実際に内蔵メモリの動作をテストすることが必要とな
る。このテストを行う場合には図６において、入力４８
からは内蔵メモリをテストするためのテストデータが所
定のビット幅で供給され、入力５０からはテスト時にお
けるそれぞれの内蔵メモリのアドレス信号が供給され
る。書き込まれたデータの読み出しテストを行う場合に
は、入力５２に出力セレクト信号が供給される。これに
よりＲＡＭ４０，４２，４４又はＲＯＭ４６のうちのい
ずれかを選択して、換言すると、どの内蔵メモリをテス
トするかを選択する。入力５４に供給されるテストモー
ド信号は、この集積回路の内蔵メモリのテストを実行す
るかどうかを選択する。
【０００４】図６の回路でメモリのテストを行う場合に
は、まずＩＣテスターより入力５０を介して連続的なア
ドレス信号が次々と供給される。これに対応してそれぞ
れのアドレスに書き込むべきデータが、同じくＩＣテス
ターより入力４８を介して次々と供給される。この結果
内蔵メモリが正常であれば、供給されるアドレス信号が
全てのアドレスを走査し終わった段階で、ＲＡＭ４０，
４２，４４にはＩＣテスターより供給されたデータが書
き込まれている。
は、まずＩＣテスターより入力５０を介して連続的なア
ドレス信号が次々と供給される。これに対応してそれぞ
れのアドレスに書き込むべきデータが、同じくＩＣテス
ターより入力４８を介して次々と供給される。この結果
内蔵メモリが正常であれば、供給されるアドレス信号が
全てのアドレスを走査し終わった段階で、ＲＡＭ４０，
４２，４４にはＩＣテスターより供給されたデータが書
き込まれている。
【０００５】次に、このようにして書き込まれたデータ
を読み出す場合には、入力５０から再びアドレスデータ
を供給するとともに、入力５２から出力セレクト信号を
出力セレクタ５６に供給してテストすべきメモリを選択
する。選択されたメモリから読みだされたデータは出力
端子５８から出力され、ＩＣテスターは、こうして出力
されたデータを最初に供給したデータと比較して、各ア
ドレスについて正常な値が読み出されているかどうかを
調べる。
を読み出す場合には、入力５０から再びアドレスデータ
を供給するとともに、入力５２から出力セレクト信号を
出力セレクタ５６に供給してテストすべきメモリを選択
する。選択されたメモリから読みだされたデータは出力
端子５８から出力され、ＩＣテスターは、こうして出力
されたデータを最初に供給したデータと比較して、各ア
ドレスについて正常な値が読み出されているかどうかを
調べる。
【０００６】
【発明が解決しようとする課題】このように従来の集積
回路では、内蔵メモリのテストを行う際に外部からアド
レス信号が供給されていたので、集積回路チップのパッ
ケージ化に当たっては、このアドレス信号を入力するた
めのピンを設けることが必要となる。このピンの数は内
部のメモリ空間の大きさに比例し、最近の大規模集積化
にともなって内蔵メモリの容量が大きくなったことによ
り、このピンの数は非常に多くなってきている。
回路では、内蔵メモリのテストを行う際に外部からアド
レス信号が供給されていたので、集積回路チップのパッ
ケージ化に当たっては、このアドレス信号を入力するた
めのピンを設けることが必要となる。このピンの数は内
部のメモリ空間の大きさに比例し、最近の大規模集積化
にともなって内蔵メモリの容量が大きくなったことによ
り、このピンの数は非常に多くなってきている。
【０００７】このピン数が増加すると、これに対応する
テスター側のテスト用プローブの数も増え、テスト工程
のコストが増加するとともにテストの内容も複雑になる
という問題がある。またピン数が増えるとパッケージの
寸法の小型化が妨げられるという問題もある。
テスター側のテスト用プローブの数も増え、テスト工程
のコストが増加するとともにテストの内容も複雑になる
という問題がある。またピン数が増えるとパッケージの
寸法の小型化が妨げられるという問題もある。
【０００８】本発明は上記事情に基づいてなされたもの
であり、パッケージのピン数を減らして内蔵メモリのテ
スト工程を簡略化するとともに、パッケージを小型化す
ることができる集積回路を提供することを目的とするも
のである。
であり、パッケージのピン数を減らして内蔵メモリのテ
スト工程を簡略化するとともに、パッケージを小型化す
ることができる集積回路を提供することを目的とするも
のである。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めの本発明にかかる集積回路は、複数の記憶手段を有
し、前記複数の記憶手段に対してデータの入出力テスト
を行うことができる集積回路において、連続的に入力さ
れるクロック信号を計数する計数手段と、該計数手段よ
り出力される値を解読して前記複数の記憶手段のうちの
１つを特定するセレクト信号及び該特定された記憶手段
のアドレス信号を生成する解読手段とを備え、前記セレ
クト信号及び前記アドレス信号に基づいて前記複数の記
憶手段に対してデータの入出力テストを行うことを特徴
とするものである。
めの本発明にかかる集積回路は、複数の記憶手段を有
し、前記複数の記憶手段に対してデータの入出力テスト
を行うことができる集積回路において、連続的に入力さ
れるクロック信号を計数する計数手段と、該計数手段よ
り出力される値を解読して前記複数の記憶手段のうちの
１つを特定するセレクト信号及び該特定された記憶手段
のアドレス信号を生成する解読手段とを備え、前記セレ
クト信号及び前記アドレス信号に基づいて前記複数の記
憶手段に対してデータの入出力テストを行うことを特徴
とするものである。
【００１０】
【作用】本発明は前記の構成によって、記憶手段のテス
ト時において、計数手段は連続的に入力されるクロック
信号によって、たとえばオールゼロの初期状態から順番
にインクリメントされる。この計数手段の出力は解読手
段によって解読され、たとえば上位の数ビットが複数あ
る記憶手段のいずれかを特定するのに用いられ、残りの
下位ビットが各記憶手段のアドレス信号となる。したが
って、内蔵された複数の記憶手段は仮想的に一つの記憶
手段として取り扱われる。このように記憶手段とアドレ
スが指定されると、ＩＣテスターが供給するテスト用の
データが集積回路のデータ入力ピンから次々と供給さ
れ、所定の順序で各記憶手段の、たとえば全てのアドレ
スに書き込まれる。
ト時において、計数手段は連続的に入力されるクロック
信号によって、たとえばオールゼロの初期状態から順番
にインクリメントされる。この計数手段の出力は解読手
段によって解読され、たとえば上位の数ビットが複数あ
る記憶手段のいずれかを特定するのに用いられ、残りの
下位ビットが各記憶手段のアドレス信号となる。したが
って、内蔵された複数の記憶手段は仮想的に一つの記憶
手段として取り扱われる。このように記憶手段とアドレ
スが指定されると、ＩＣテスターが供給するテスト用の
データが集積回路のデータ入力ピンから次々と供給さ
れ、所定の順序で各記憶手段の、たとえば全てのアドレ
スに書き込まれる。
【００１１】これらのデータを読み出す場合にもデータ
入力時と同様に、クロック信号によって計数手段を次々
とインクリメントすることによって記憶手段の特定及び
アドレスの発生を行い、複数の記憶手段のアドレスから
データを順次読み出す。ＩＣテスターはこうして読み出
されたデータを最初に入力したデータと比較することに
よって記憶手段の動作テストを行う。上記のような記憶
手段の特定及びアドレス信号の発生を行う計数手段、解
読手段を集積回路内に設ける場合のチップの使用面積は
非常に小さい。一方、従来の集積回路において複数の内
蔵する記憶手段をテストするために必要だったアドレス
入力用のピンが不要となるので、記憶手段のテストが簡
略化されるとともに集積回路のパッケージをより小型化
することができる。
入力時と同様に、クロック信号によって計数手段を次々
とインクリメントすることによって記憶手段の特定及び
アドレスの発生を行い、複数の記憶手段のアドレスから
データを順次読み出す。ＩＣテスターはこうして読み出
されたデータを最初に入力したデータと比較することに
よって記憶手段の動作テストを行う。上記のような記憶
手段の特定及びアドレス信号の発生を行う計数手段、解
読手段を集積回路内に設ける場合のチップの使用面積は
非常に小さい。一方、従来の集積回路において複数の内
蔵する記憶手段をテストするために必要だったアドレス
入力用のピンが不要となるので、記憶手段のテストが簡
略化されるとともに集積回路のパッケージをより小型化
することができる。
【００１２】
【実施例】以下に図面を参照しつつ本発明の実施例につ
いて説明する。図１は本発明の一実施例である集積回路
において内蔵メモリをテストする場合の回路図、図２は
図１の回路によってテストされる内蔵メモリのセレクト
信号とアドレス信号とを、テストするメモリ及びアドレ
スの順序に沿って示した図、図３は本発明の一実施例で
ある集積回路において内蔵メモリをテストする場合の一
般化した実施例の回路図、図４は図３の回路によってテ
ストされる内蔵メモリの一部についてセレクト信号とア
ドレス信号とを、テストするメモリとアドレスの順序に
沿って示した図である。図５は集積回路チップ上のメモ
リ及びその他の論理回路部分を模式的示した平面図であ
る。本実施例では、図５に示すように複数の内蔵メモリ
（記憶手段）であるＲＡＭ１０，ＲＡＭ１２，ＲＡＭ１
４，ＲＯＭ１６とそれ以外の論理回路部分３０がモノリ
シックなＬＳＩチップ上に混在している場合を考える。
いて説明する。図１は本発明の一実施例である集積回路
において内蔵メモリをテストする場合の回路図、図２は
図１の回路によってテストされる内蔵メモリのセレクト
信号とアドレス信号とを、テストするメモリ及びアドレ
スの順序に沿って示した図、図３は本発明の一実施例で
ある集積回路において内蔵メモリをテストする場合の一
般化した実施例の回路図、図４は図３の回路によってテ
ストされる内蔵メモリの一部についてセレクト信号とア
ドレス信号とを、テストするメモリとアドレスの順序に
沿って示した図である。図５は集積回路チップ上のメモ
リ及びその他の論理回路部分を模式的示した平面図であ
る。本実施例では、図５に示すように複数の内蔵メモリ
（記憶手段）であるＲＡＭ１０，ＲＡＭ１２，ＲＡＭ１
４，ＲＯＭ１６とそれ以外の論理回路部分３０がモノリ
シックなＬＳＩチップ上に混在している場合を考える。
【００１３】図１に示す集積回路は、図６と同様に３つ
のＲＡＭ１０，１２，１４、及び１つのＲＯＭ１６を内
蔵している場合であり（制御回路以外の論理回路部分は
省略してある）、３つのＲＡＭはいずれも１０２４（１
Ｋ）ワードの記憶容量を持ち、ＲＯＭ１６は５１２ワー
ドの記憶容量を持つものとする。制御回路１８は主にカ
ウンタ（計数手段）１８ａとデコーダ（解読手段）１８
ｂからなり、これらの回路は、内蔵メモリのテストを行
う集積回路の内部に他の回路とともに形成されている。
また、従来の回路において必要であったテスト用のアド
レス入力用の端子が不要である。したがって、内蔵メモ
リのテストにおいてデータ入力用の端子２０の他に必要
となる端子は、クロック信号入力端子２２、リセット信
号入力端子２４、テストモード信号入力端子２６の３つ
だけである。
のＲＡＭ１０，１２，１４、及び１つのＲＯＭ１６を内
蔵している場合であり（制御回路以外の論理回路部分は
省略してある）、３つのＲＡＭはいずれも１０２４（１
Ｋ）ワードの記憶容量を持ち、ＲＯＭ１６は５１２ワー
ドの記憶容量を持つものとする。制御回路１８は主にカ
ウンタ（計数手段）１８ａとデコーダ（解読手段）１８
ｂからなり、これらの回路は、内蔵メモリのテストを行
う集積回路の内部に他の回路とともに形成されている。
また、従来の回路において必要であったテスト用のアド
レス入力用の端子が不要である。したがって、内蔵メモ
リのテストにおいてデータ入力用の端子２０の他に必要
となる端子は、クロック信号入力端子２２、リセット信
号入力端子２４、テストモード信号入力端子２６の３つ
だけである。
【００１４】図１の回路で実際にテストを行う場合に
は、まずテストモード信号入力端子２６から内蔵メモリ
のテストを行う旨の信号を入力する。途中でテストを中
止して再度はじめからテストを行いたい場合にはリセッ
ト信号入力端子２４よりリセット信号を入力することに
より、制御回路１８の中のカウンタ１８ａがオールゼロ
にリセットされる。テストが開始されると、クロック信
号入力端子２２からは一定周期のクロック信号が供給さ
れる。制御回路１８内部のカウンタ１８ａは、オールゼ
ロの初期状態からこのクロックパルスが一つ入るたびに
１ずつインクリメントされる。制御回路１８内部のデコ
ーダ１８ｂはこの連続的にインクリメントされるカウン
タ１８ａの出力を逐次デコードして、複数あるメモリの
うちの１つを特定する出力セレクト信号、及びこの特定
されたメモリのアドレス信号を出力する。図１の回路で
は内蔵メモリが合計４つあるので、図２に示す様にこれ
らを識別する出力セレクト信号は２ビットである。ま
た、ＲＡＭ１０，１２，１４の容量は１０２４ワードで
あり、これに対応してアドレス信号のビット数は図２に
示すように１０ビットとしてあり、一方ＲＯＭ１６の容
量は５１２ビットであり、これに対応してアドレス信号
のビット数は９ビットとしてある。制御回路１８内のカ
ウンタ１８ａのワード長は、この出力セレクト信号のビ
ット数とアドレス信号のビット数の合計とのビット数と
なるよう規定され、図２に示す例では１２ビットとな
る。
は、まずテストモード信号入力端子２６から内蔵メモリ
のテストを行う旨の信号を入力する。途中でテストを中
止して再度はじめからテストを行いたい場合にはリセッ
ト信号入力端子２４よりリセット信号を入力することに
より、制御回路１８の中のカウンタ１８ａがオールゼロ
にリセットされる。テストが開始されると、クロック信
号入力端子２２からは一定周期のクロック信号が供給さ
れる。制御回路１８内部のカウンタ１８ａは、オールゼ
ロの初期状態からこのクロックパルスが一つ入るたびに
１ずつインクリメントされる。制御回路１８内部のデコ
ーダ１８ｂはこの連続的にインクリメントされるカウン
タ１８ａの出力を逐次デコードして、複数あるメモリの
うちの１つを特定する出力セレクト信号、及びこの特定
されたメモリのアドレス信号を出力する。図１の回路で
は内蔵メモリが合計４つあるので、図２に示す様にこれ
らを識別する出力セレクト信号は２ビットである。ま
た、ＲＡＭ１０，１２，１４の容量は１０２４ワードで
あり、これに対応してアドレス信号のビット数は図２に
示すように１０ビットとしてあり、一方ＲＯＭ１６の容
量は５１２ビットであり、これに対応してアドレス信号
のビット数は９ビットとしてある。制御回路１８内のカ
ウンタ１８ａのワード長は、この出力セレクト信号のビ
ット数とアドレス信号のビット数の合計とのビット数と
なるよう規定され、図２に示す例では１２ビットとな
る。
【００１５】図１の回路でテストが開始されると、次々
と入力されるクロックパルスによってカウンタは図２に
示す一番上のオールゼロの状態から１ずつインクリメン
トされる。これに対応してデータ入力端子２０にはＩＣ
テスター（図示せず）より供給されるデータ信号が次々
と入来し、制御回路１８によって連続的に発生されるア
ドレスに従ってＲＡＭ１０の最初のアドレスから順次デ
ータが書き込まれていく。ＲＡＭ１０のアドレス信号が
オール１となりＲＡＭ１０の全てのアドレスにデータを
書き込み終えると、次のクロックパルスによってカウン
タ１８ａがインクリメントされ、出力セレクト信号が０
１になると同時にアドレス信号は再びオールゼロとな
る。この出力信号０１は次のＲＡＭ１２に対応し、ＲＡ
Ｍ１２について最初のアドレスからデータ書き込みのテ
ストが開始される。以上と同様の動作をＲＡＭ１４まで
行うことにより、３つのＲＡＭへのデータの書き込みテ
ストは終了する（ＲＯＭ１６には既にデータが固定的に
記憶されている）。このように複数のメモリのアドレス
を仮想的に一つのメモリのアドレスのごとく取り扱うこ
とができる点が特徴となっている。
と入力されるクロックパルスによってカウンタは図２に
示す一番上のオールゼロの状態から１ずつインクリメン
トされる。これに対応してデータ入力端子２０にはＩＣ
テスター（図示せず）より供給されるデータ信号が次々
と入来し、制御回路１８によって連続的に発生されるア
ドレスに従ってＲＡＭ１０の最初のアドレスから順次デ
ータが書き込まれていく。ＲＡＭ１０のアドレス信号が
オール１となりＲＡＭ１０の全てのアドレスにデータを
書き込み終えると、次のクロックパルスによってカウン
タ１８ａがインクリメントされ、出力セレクト信号が０
１になると同時にアドレス信号は再びオールゼロとな
る。この出力信号０１は次のＲＡＭ１２に対応し、ＲＡ
Ｍ１２について最初のアドレスからデータ書き込みのテ
ストが開始される。以上と同様の動作をＲＡＭ１４まで
行うことにより、３つのＲＡＭへのデータの書き込みテ
ストは終了する（ＲＯＭ１６には既にデータが固定的に
記憶されている）。このように複数のメモリのアドレス
を仮想的に一つのメモリのアドレスのごとく取り扱うこ
とができる点が特徴となっている。
【００１６】データの読み出しテストを行う場合にも制
御回路１８はデータの書き込み時と同様の動作をする。
すなわち、出力セレクト信号によってメモリを特定する
とともに順次発生されるアドレス信号によってデータを
読み出すべきアドレスを指定する。この場合にはＲＯＭ
１６からもデータの読み出しを行う。但し、ＲＯＭ１６
の容量は５１２ワード分でありこれに必要なアドレス信
号は図２に示すように９ビットであるので、ＲＡＭ１４
までのアドレス信号の第１０ビット目はＲＯＭ１６では
出力セレクト信号の第１ビット目となる。この場合のデ
コーダの動作は、出力セレクト信号の上位２ビットを読
んでそれが１１だと認識したときにもう一つ下位のビッ
トがゼロであることを見に行ってこれを改めて出力セレ
クト信号の第１ビット目とする。こうすることによりＲ
ＯＭ１６のアドレス信号を９ビットとすることができ
る。こうして次々と読み出されるデータはＩＣテスター
によって検出され、最初にＩＣテスターが与えたデータ
と等しいかどうかが各メモリの各アドレス毎に調べられ
る。
御回路１８はデータの書き込み時と同様の動作をする。
すなわち、出力セレクト信号によってメモリを特定する
とともに順次発生されるアドレス信号によってデータを
読み出すべきアドレスを指定する。この場合にはＲＯＭ
１６からもデータの読み出しを行う。但し、ＲＯＭ１６
の容量は５１２ワード分でありこれに必要なアドレス信
号は図２に示すように９ビットであるので、ＲＡＭ１４
までのアドレス信号の第１０ビット目はＲＯＭ１６では
出力セレクト信号の第１ビット目となる。この場合のデ
コーダの動作は、出力セレクト信号の上位２ビットを読
んでそれが１１だと認識したときにもう一つ下位のビッ
トがゼロであることを見に行ってこれを改めて出力セレ
クト信号の第１ビット目とする。こうすることによりＲ
ＯＭ１６のアドレス信号を９ビットとすることができ
る。こうして次々と読み出されるデータはＩＣテスター
によって検出され、最初にＩＣテスターが与えたデータ
と等しいかどうかが各メモリの各アドレス毎に調べられ
る。
【００１７】図３は図１に示した回路をより一般化した
ものであり、内蔵メモリとしてＲＡＭがＡ1 （ワード数
はＷA1）からＡn （ワード数はＷAn）までのｎ個、ＲＯ
ＭがＢ1 （ワード数はＷB1）からＢm （ワード数は
ＷBm）までのｍ個あり、それぞれのメモリのワード数、
すなわち容量も一般には異なっている。ただし全てのメ
モリを合計したワード数Ｎと、各メモリのワード数との
間には、 Ｎ≧ＷA1＋・・・＋ＷAn＋ＷB1・・・＋ＷBm という関係がある。
ものであり、内蔵メモリとしてＲＡＭがＡ1 （ワード数
はＷA1）からＡn （ワード数はＷAn）までのｎ個、ＲＯ
ＭがＢ1 （ワード数はＷB1）からＢm （ワード数は
ＷBm）までのｍ個あり、それぞれのメモリのワード数、
すなわち容量も一般には異なっている。ただし全てのメ
モリを合計したワード数Ｎと、各メモリのワード数との
間には、 Ｎ≧ＷA1＋・・・＋ＷAn＋ＷB1・・・＋ＷBm という関係がある。
【００１８】図４は図３のＲＡＭ部分についてセレクト
信号とアドレス信号とをテスト順序に沿って示してあ
る。各メモリの容量が全て１２８ワード，２５６ワー
ド，５１２ワード，１０２４ワード・・・というような
数であれば、メモリとメモリの間でアドレスは連続する
が、そうでない場合、例えば９００ワードなどという容
量のメモリの場合には、図４のＲＡＭＡ1 とＲＡＭＡ2
のようにアドレス信号が途中に空きを生じる。この場合
ＲＡＭＡ1 の最後のワードのアドレス信号は同図に示す
ように最上位ビットが１であるが、これ以下のビットは
そのワード数に応じてそのメモリ毎に異なる。このため
デコーダからのアドレス信号がオール１になるまでの間
はテストは行われずカウンタだけがインクリメントされ
続ける。そして、アドレス信号がオール１になって、更
に次のクロックパルスで更に１だけインクリメントされ
ると出力セレクト信号が次のＲＡＭＡ2 を特定し、ＲＡ
ＭＡ2の最初のアドレスからテストが開始される。同様
の動作がＲＡＭＡn まで行われ、全てのＲＡＭに順次デ
ータが書き込まれる。読み出しテストを行う場合もデー
タの書き込みの場合と同様の動作によってアドレスを順
次指定してデータを読み出し、書き込みを行ったデータ
と比較する。
信号とアドレス信号とをテスト順序に沿って示してあ
る。各メモリの容量が全て１２８ワード，２５６ワー
ド，５１２ワード，１０２４ワード・・・というような
数であれば、メモリとメモリの間でアドレスは連続する
が、そうでない場合、例えば９００ワードなどという容
量のメモリの場合には、図４のＲＡＭＡ1 とＲＡＭＡ2
のようにアドレス信号が途中に空きを生じる。この場合
ＲＡＭＡ1 の最後のワードのアドレス信号は同図に示す
ように最上位ビットが１であるが、これ以下のビットは
そのワード数に応じてそのメモリ毎に異なる。このため
デコーダからのアドレス信号がオール１になるまでの間
はテストは行われずカウンタだけがインクリメントされ
続ける。そして、アドレス信号がオール１になって、更
に次のクロックパルスで更に１だけインクリメントされ
ると出力セレクト信号が次のＲＡＭＡ2 を特定し、ＲＡ
ＭＡ2の最初のアドレスからテストが開始される。同様
の動作がＲＡＭＡn まで行われ、全てのＲＡＭに順次デ
ータが書き込まれる。読み出しテストを行う場合もデー
タの書き込みの場合と同様の動作によってアドレスを順
次指定してデータを読み出し、書き込みを行ったデータ
と比較する。
【００１９】上で述べた実施例のように、カウンタ及び
デコーダを含んだ制御回路１８を集積回路内に組み込
み、これによってテスト用のアドレス信号及び出力セレ
クト信号を発生させることにより、集積回路をパッケー
ジ化するときにテスト用のアドレスピン及び出力セレク
ト信号用のピンが不要となり、パッケージの小型化、ひ
いてはこの集積回路を使用する装置全体の小型化に寄与
する。特に従来は、メモリの個数及びその容量が大きく
なってアドレス空間が増えれば、それだけ多くのアドレ
スピン及び出力セレクトピンが必要とされたので、小型
化という観点で見た場合にはメモリの容量が大きくなる
ほど本発明の効果は大きい。一方、この集積回路が数万
ゲートの規模のものであれば制御回路１８の部分がチッ
プ上に占める面積はせいぜい数パーセント程度であり、
事実上この回路をチップに組み込むことによってチップ
上の有効面積が減少するという問題はない。更に、ＩＣ
テスターの側ではアドレスを発生するための回路及びそ
のためのソフトウエア等が不要となり、必要とされるテ
スト用プローブも大幅にその数が削減されるので、テス
トにかかるコストが低下するとともにテスト工程が省力
化される。
デコーダを含んだ制御回路１８を集積回路内に組み込
み、これによってテスト用のアドレス信号及び出力セレ
クト信号を発生させることにより、集積回路をパッケー
ジ化するときにテスト用のアドレスピン及び出力セレク
ト信号用のピンが不要となり、パッケージの小型化、ひ
いてはこの集積回路を使用する装置全体の小型化に寄与
する。特に従来は、メモリの個数及びその容量が大きく
なってアドレス空間が増えれば、それだけ多くのアドレ
スピン及び出力セレクトピンが必要とされたので、小型
化という観点で見た場合にはメモリの容量が大きくなる
ほど本発明の効果は大きい。一方、この集積回路が数万
ゲートの規模のものであれば制御回路１８の部分がチッ
プ上に占める面積はせいぜい数パーセント程度であり、
事実上この回路をチップに組み込むことによってチップ
上の有効面積が減少するという問題はない。更に、ＩＣ
テスターの側ではアドレスを発生するための回路及びそ
のためのソフトウエア等が不要となり、必要とされるテ
スト用プローブも大幅にその数が削減されるので、テス
トにかかるコストが低下するとともにテスト工程が省力
化される。
【００２０】
【発明の効果】以上説明したように本発明によれば、ク
ロック信号によってインクリメントされる計数手段と、
この計数手段より出力される値を解読して複数の記憶手
段のうちの１つを特定するセレクト信号及び該特定され
た記憶手段のアドレス信号を生成する解読手段とを集積
回路内に内蔵したことにより、外部からはクロック信号
を与えるだけでテスト用のアドレス信号を連続的に発生
させることができ、集積回路のパッケージにテストアド
レス入力用のピンが不要となり、従来のものに比べて小
型化した集積回路を提供することができる。また、ＩＣ
テスターの方でアドレスを発生させる必要がないので、
テスト工程を簡略化することができる集積回路を提供す
ることができる。
ロック信号によってインクリメントされる計数手段と、
この計数手段より出力される値を解読して複数の記憶手
段のうちの１つを特定するセレクト信号及び該特定され
た記憶手段のアドレス信号を生成する解読手段とを集積
回路内に内蔵したことにより、外部からはクロック信号
を与えるだけでテスト用のアドレス信号を連続的に発生
させることができ、集積回路のパッケージにテストアド
レス入力用のピンが不要となり、従来のものに比べて小
型化した集積回路を提供することができる。また、ＩＣ
テスターの方でアドレスを発生させる必要がないので、
テスト工程を簡略化することができる集積回路を提供す
ることができる。
【図１】本発明である集積回路において内蔵メモリをテ
ストする場合の回路図である。
ストする場合の回路図である。
【図２】図１の回路によってテストされる内蔵メモリの
セレクト信号とアドレス信号とをテストするメモリとそ
のアドレスの順序に沿って示した図である。
セレクト信号とアドレス信号とをテストするメモリとそ
のアドレスの順序に沿って示した図である。
【図３】本発明である集積回路において内蔵メモリをテ
ストする場合のより一般化した実施例の回路図である。
ストする場合のより一般化した実施例の回路図である。
【図４】図３の回路によってテストされる内蔵メモリの
一部についてセレクト信号とアドレス信号とをテストす
るメモリとそのアドレスの順序に沿って示した図であ
る。
一部についてセレクト信号とアドレス信号とをテストす
るメモリとそのアドレスの順序に沿って示した図であ
る。
【図５】集積回路チップ上のメモリ及びその他の論理回
路部分を模式的示した平面図である。
路部分を模式的示した平面図である。
【図６】従来の集積回路において内蔵メモリをテストす
る場合の回路図である。
る場合の回路図である。
１０，１２，１４，Ａ1 〜Ａn ＲＡＭ（ランダムア
クセスメモリ） １６，Ｂ1 〜Ｂm ＲＯＭ（リードオンリーメモリ） １８ 制御回路 １８ａ カウンタ １８ｂ デコーダ ２０ データ入力端子 ２２ クロック入力端子 ２４ リセット信号入力端子 ２６ テストモード信号入力端子
クセスメモリ） １６，Ｂ1 〜Ｂm ＲＯＭ（リードオンリーメモリ） １８ 制御回路 １８ａ カウンタ １８ｂ デコーダ ２０ データ入力端子 ２２ クロック入力端子 ２４ リセット信号入力端子 ２６ テストモード信号入力端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/66 Ｗ 8406−4Ｍ Ｆ 8406−4Ｍ
Claims (1)
- 【請求項１】 複数の記憶手段を有し、前記複数の記憶
手段に対してデータの入出力テストを行うことができる
集積回路において、 連続的に入力されるクロック信号を計数する計数手段
と、該計数手段より出力される値を解読して前記複数の
記憶手段のうちの１つを特定するセレクト信号及び該特
定された記憶手段のアドレス信号を生成する解読手段と
を備え、前記セレクト信号及び前記アドレス信号に基づ
いて前記複数の記憶手段に対してデータの入出力テスト
を行うことを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4110791A JPH05289953A (ja) | 1992-04-03 | 1992-04-03 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4110791A JPH05289953A (ja) | 1992-04-03 | 1992-04-03 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05289953A true JPH05289953A (ja) | 1993-11-05 |
Family
ID=14544726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4110791A Pending JPH05289953A (ja) | 1992-04-03 | 1992-04-03 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05289953A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08148533A (ja) * | 1994-11-15 | 1996-06-07 | Nec Corp | 半導体ウェハの試験装置及び試験方法 |
| US6198669B1 (en) | 1998-10-26 | 2001-03-06 | Nec Corporation | Semiconductor integrated circuit |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6149253A (ja) * | 1984-08-16 | 1986-03-11 | Shiojiri Kogyo Kk | Ｒｏｍデ−タチエツク方式 |
| JPS6264226A (ja) * | 1985-09-13 | 1987-03-23 | 株式会社東芝 | 電気機器 |
| JPH01187656A (ja) * | 1988-01-21 | 1989-07-27 | Nec Corp | メモリ書込方式 |
| JPH02122500A (ja) * | 1988-11-01 | 1990-05-10 | Matsushita Electric Ind Co Ltd | 半導体メモリ |
| JPH03127151A (ja) * | 1989-10-12 | 1991-05-30 | Mitsubishi Electric Corp | テスト装置 |
-
1992
- 1992-04-03 JP JP4110791A patent/JPH05289953A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6198669B1 (en) | 1998-10-26 | 2001-03-06 | Nec Corporation | Semiconductor integrated circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980730 |