JPH0312763A - Ｉｏプロセッサのイニシアルプログラムロード方式 - Google Patents
Ｉｏプロセッサのイニシアルプログラムロード方式Info
- Publication number
- JPH0312763A JPH0312763A JP1147943A JP14794389A JPH0312763A JP H0312763 A JPH0312763 A JP H0312763A JP 1147943 A JP1147943 A JP 1147943A JP 14794389 A JP14794389 A JP 14794389A JP H0312763 A JPH0312763 A JP H0312763A
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- Japan
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- program
- iop
- address
- processor
- mpu
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
メインプロセッサ（ＭＰＵ）とＩＯプロセッサ（ＩＯＰ
）を有するシステムにおけるＩＯプロセッサのイニシア
ルプログラムロード（ＩＰＬ）方式に関し、 １０ＰのｒＰＬを簡略化することを目的とし、メインプ
ロセッサとＩＯプロセッサを有するシステムにおいて、
メインプロセッサでアクセス可能なメモリアクセス可能
空間を、メインプロセッサ用の実メモリ空間と、ＩＯプ
ロセッサ用実メモリ空間に分割し、ＩＯプロセッサのイ
ニシアルプログラムロードを、前記！０プロセッサ用実
メモリ空間にアドレス変換回路を介してマツピングする
ように構成する。
）を有するシステムにおけるＩＯプロセッサのイニシア
ルプログラムロード（ＩＰＬ）方式に関し、 １０ＰのｒＰＬを簡略化することを目的とし、メインプ
ロセッサとＩＯプロセッサを有するシステムにおいて、
メインプロセッサでアクセス可能なメモリアクセス可能
空間を、メインプロセッサ用の実メモリ空間と、ＩＯプ
ロセッサ用実メモリ空間に分割し、ＩＯプロセッサのイ
ニシアルプログラムロードを、前記！０プロセッサ用実
メモリ空間にアドレス変換回路を介してマツピングする
ように構成する。
［産業上の利用分野］
本発明はメインプロセッサ（ＭＰＵ）とＩＯプロセッサ
（ＩＯＰ）を有するシステムにおけるＩＯプロセッサの
イニシアルプログラムロード（ＩＰＬ）方式に関する。
（ＩＯＰ）を有するシステムにおけるＩＯプロセッサの
イニシアルプログラムロード（ＩＰＬ）方式に関する。
近年のコンピュータシステムは、高性能化、高レスポン
ス化等の要求に従い、マルチプロセッサ化が要求されて
きている。このため、ＩＯプロセッサのプログラムを電
源投入時にローディング（ＩＰＬ）する必要がある。
ス化等の要求に従い、マルチプロセッサ化が要求されて
きている。このため、ＩＯプロセッサのプログラムを電
源投入時にローディング（ＩＰＬ）する必要がある。
［従来の技術］
第４図、第５図は従来のＩＰＬ方式の説明図である。第
４図において、１はＭＰＵ側メモリ、２はＩＯＰ側メセ
メモリり、ＭＰＵ側メモリ１内には、ブート用のＲＯＭ
１ａが含まれている。ＲＯＭ１ａには、ＩＰＬ用のシー
ケンスプログラムが格納されている。２はＩＯＰ側メセ
メモリＲＯＭで構成されている。そして、このＲＯＭ内
には、１０Ｐ用のプログラムが既に格納されているので
、ＩＰＬの必要はない。
４図において、１はＭＰＵ側メモリ、２はＩＯＰ側メセ
メモリり、ＭＰＵ側メモリ１内には、ブート用のＲＯＭ
１ａが含まれている。ＲＯＭ１ａには、ＩＰＬ用のシー
ケンスプログラムが格納されている。２はＩＯＰ側メセ
メモリＲＯＭで構成されている。そして、このＲＯＭ内
には、１０Ｐ用のプログラムが既に格納されているので
、ＩＰＬの必要はない。
第５図は従来のＩＰＬ方式の他の例を示す説明図である
。ＭＰＵ側メモリ１は第４図と同様に、ブート用ＲＯＭ
１ａと残りのＲＡＭ域１ｂより構成されている。これに
対して、■ＯＰ側メセメモリ３−ト用ＲＯＭ３ａと残り
のＲＡＭ域３ｂより構成されている。このように構成さ
れたメモリの場合には、それぞれのメモリにおいて、フ
ァイル４．５からブートプログラムによりファイルの内
容がＲＡＭ域１ｂ、３ｂに移される。その他のＩＰＬ方
式としては、ＭＰＵ側メモリにＩＯＰのプログラムもロ
ーディングしておき、後でＩＯＰ側メセメモリ該領域の
内容を写像する方式（第３の方式）もある。
。ＭＰＵ側メモリ１は第４図と同様に、ブート用ＲＯＭ
１ａと残りのＲＡＭ域１ｂより構成されている。これに
対して、■ＯＰ側メセメモリ３−ト用ＲＯＭ３ａと残り
のＲＡＭ域３ｂより構成されている。このように構成さ
れたメモリの場合には、それぞれのメモリにおいて、フ
ァイル４．５からブートプログラムによりファイルの内
容がＲＡＭ域１ｂ、３ｂに移される。その他のＩＰＬ方
式としては、ＭＰＵ側メモリにＩＯＰのプログラムもロ
ーディングしておき、後でＩＯＰ側メセメモリ該領域の
内容を写像する方式（第３の方式）もある。
［発明が解決しようとする課題］
第４図に示す方式では、ＩＯＰのプログラムに変更が生
じた場合の変更が容易ではないという不具合がある。こ
れに対して第５図に示す方式や第３の方式では、ハード
ウェアの量が増えたり、専用ローディング機構用のファ
ームウェアを開発する必要がある。従って、ＩＯＰのプ
ログラムローディングの方式が複雑になり、無駄なハー
ドウェアや無駄なファームウェアの開発をする必要があ
った。
じた場合の変更が容易ではないという不具合がある。こ
れに対して第５図に示す方式や第３の方式では、ハード
ウェアの量が増えたり、専用ローディング機構用のファ
ームウェアを開発する必要がある。従って、ＩＯＰのプ
ログラムローディングの方式が複雑になり、無駄なハー
ドウェアや無駄なファームウェアの開発をする必要があ
った。
本発明はこのような課題に鑑みてなされたものであって
、ＩＯＰのＩＰＬを簡略化することができるＩＯプロセ
ッサのイニシアルプログラムロード方式を提供すること
を目的としている。
、ＩＯＰのＩＰＬを簡略化することができるＩＯプロセ
ッサのイニシアルプログラムロード方式を提供すること
を目的としている。
［課題を解決するための手段］
第１図は本発明方式の原理図である。図において、１０
はメインプロセッサ（ＭＰＵ）２０からアクセス可能な
ＭＰＵメモリアクセス可能空間で仮想アドレス空間とも
言われる。１２はＭＰＵ２０用の実メモリ空間、１３は
ｌ０Ｐ２１用の実メモリ空間である。これらメモリ空間
１２．１３はいずれもＭＰＵメモリアクセス可能空間１
０内に含まれる。１３ａはＩＯＰ用実メモリ空間１３内
に含まれるＩＯＰプログラムである。なお、ＭＰＵ用メ
モリアクセス可能空間１０のうちのＭＰＵ用実メモリ空
間１２とＩＯＰ用実メモリ空間１３以外の部分は空きと
なっている。
はメインプロセッサ（ＭＰＵ）２０からアクセス可能な
ＭＰＵメモリアクセス可能空間で仮想アドレス空間とも
言われる。１２はＭＰＵ２０用の実メモリ空間、１３は
ｌ０Ｐ２１用の実メモリ空間である。これらメモリ空間
１２．１３はいずれもＭＰＵメモリアクセス可能空間１
０内に含まれる。１３ａはＩＯＰ用実メモリ空間１３内
に含まれるＩＯＰプログラムである。なお、ＭＰＵ用メ
モリアクセス可能空間１０のうちのＭＰＵ用実メモリ空
間１２とＩＯＰ用実メモリ空間１３以外の部分は空きと
なっている。
２１は■０プロセッサ（Ｉ’ＯＰ） 、２２はＩＯＰ用
実メモリ空間１３にｌ０Ｐ２１からアクセスする際のア
ドレス変換を行うアドレス変換回路である。このアドレ
ス変換回路２２は、ｌ０Ｐ２１から０番地を基準として
出力されるアドレスにオフセットを与えてＩＯＰ用実メ
モリ空間１３のＭＰＵ２．０側から見たアドレスに変換
する。
実メモリ空間１３にｌ０Ｐ２１からアクセスする際のア
ドレス変換を行うアドレス変換回路である。このアドレ
ス変換回路２２は、ｌ０Ｐ２１から０番地を基準として
出力されるアドレスにオフセットを与えてＩＯＰ用実メ
モリ空間１３のＭＰＵ２．０側から見たアドレスに変換
する。
［作用］
ＩＯプロセッサ２１のイニシアルプログラムロードを、
前記１０プロセッサ用実メモリ空間１３にアドレス変換
回路２２を介してマツピングするようにする。このよう
な方法を採用することにより、ｌ０Ｐ２１用のメモリと
して図に示すＭＰＵメモリアクセス可能空間を共用する
ことができ、しかもＩＯＰはＩＯＰ用実メモリ空間１３
のアドレスを意識する必要なく、ＩＯＰプログラム１３
ａを用いることができる。従って、本発明によればＩＯ
ＰのＩＰＬを簡略化することができるＩＯプロセッサの
イニシアルプログラムロード方式を提供することができ
る。
前記１０プロセッサ用実メモリ空間１３にアドレス変換
回路２２を介してマツピングするようにする。このよう
な方法を採用することにより、ｌ０Ｐ２１用のメモリと
して図に示すＭＰＵメモリアクセス可能空間を共用する
ことができ、しかもＩＯＰはＩＯＰ用実メモリ空間１３
のアドレスを意識する必要なく、ＩＯＰプログラム１３
ａを用いることができる。従って、本発明によればＩＯ
ＰのＩＰＬを簡略化することができるＩＯプロセッサの
イニシアルプログラムロード方式を提供することができ
る。
［実施例］
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第２図は本発明の一実施例を示す構成ブロック図である
。第１図と同一のものは、同一の符号を付して示す。ア
ドレス変換回路は省略されている。
。第１図と同一のものは、同一の符号を付して示す。ア
ドレス変換回路は省略されている。
図において、３０はｌ０Ｐ２１用のプログラムが格納さ
れたファイル、３１はＩＯＰリセットレジスタである。
れたファイル、３１はＩＯＰリセットレジスタである。
ＩＯＰプログラム１３ａは、初期テーブル４０．プログ
ラム４１及びブートプログラム４２より構成されている
。１２ａはＭＰＵ用実メモリ空間１２内に含まれるロー
ド（ＬＯＡＤ）プログラムである。該ロードプログラム
１２ａは、ファイル３０からＩＯＰ用実メモリ空間１３
上へ１０Ｐプログラム１３ａをローディングするための
ものである。このように構成された回路の動作を説明す
れば、以下のとおりである。
ラム４１及びブートプログラム４２より構成されている
。１２ａはＭＰＵ用実メモリ空間１２内に含まれるロー
ド（ＬＯＡＤ）プログラムである。該ロードプログラム
１２ａは、ファイル３０からＩＯＰ用実メモリ空間１３
上へ１０Ｐプログラム１３ａをローディングするための
ものである。このように構成された回路の動作を説明す
れば、以下のとおりである。
ＭＰＵ側では、ｌ０Ｐ２１のローディングをする際に、
先ずＩＯＰリセットレジスタ３１を用いてｌ０Ｐ２１の
動作を中止させる。具体的には、ロードプログラム１２
ａによりＩＯＰリセットレジスタ３１に信号を送って、
ｌ０Ｐ２１の動作を止めるような信号をｌ０Ｐ２１に与
えるようにする。次に、ＭＰＵ用のプログラムと同様に
ファイル３０からロードプログラム１２ａを用いて■Ｏ
Ｐプログラム１３ａをＩＯＰ用実メモリ空間１３にロー
ディングする。
先ずＩＯＰリセットレジスタ３１を用いてｌ０Ｐ２１の
動作を中止させる。具体的には、ロードプログラム１２
ａによりＩＯＰリセットレジスタ３１に信号を送って、
ｌ０Ｐ２１の動作を止めるような信号をｌ０Ｐ２１に与
えるようにする。次に、ＭＰＵ用のプログラムと同様に
ファイル３０からロードプログラム１２ａを用いて■Ｏ
Ｐプログラム１３ａをＩＯＰ用実メモリ空間１３にロー
ディングする。
しかる後、ロードプログラム１２ａはＩＯＰリセットレ
ジスタ３１に信号を与えてリセット状態を解除する。こ
の結果、ｌ０Ｐ２１は動作を開始する。この時、ｌ０Ｐ
２１はアドレスとして通常のアドレスデータを出力する
。このアドレスは、図示しないアドレス変換回路２２に
よりＭＰＵのメモリ空間上のアドレスに変換され、ＩＯ
Ｐ用実メモリ空間１３をアクセスする。当該アドレスに
よりアクセスされた番地に格納されていたプログラムが
順次読出される。
ジスタ３１に信号を与えてリセット状態を解除する。こ
の結果、ｌ０Ｐ２１は動作を開始する。この時、ｌ０Ｐ
２１はアドレスとして通常のアドレスデータを出力する
。このアドレスは、図示しないアドレス変換回路２２に
よりＭＰＵのメモリ空間上のアドレスに変換され、ＩＯ
Ｐ用実メモリ空間１３をアクセスする。当該アドレスに
よりアクセスされた番地に格納されていたプログラムが
順次読出される。
この際、ＩＯＰプログラム１３ａは、ブートプログラム
４２から実行を開始し、次にプログラム４１に制御を移
す。以降、ｌ０Ｐ２１によるプログラムが実行される。
４２から実行を開始し、次にプログラム４１に制御を移
す。以降、ｌ０Ｐ２１によるプログラムが実行される。
第３図はアドレス変換回路部の詳細構成を示すブロック
図である。第１図、第２図と同一のものは、同一の符号
を付して示す。図において、５０゜５１はそれぞれＭＰ
Ｕ２０．ｌ０Ｐ２１から出力されるアドレスデータをデ
コードするアドレスデコード回路、５２はこれらアドレ
スデコード回路５０．５１の出力を受けてアドレスセレ
クトの調停をするメモリアクセス調停回路である。
図である。第１図、第２図と同一のものは、同一の符号
を付して示す。図において、５０゜５１はそれぞれＭＰ
Ｕ２０．ｌ０Ｐ２１から出力されるアドレスデータをデ
コードするアドレスデコード回路、５２はこれらアドレ
スデコード回路５０．５１の出力を受けてアドレスセレ
クトの調停をするメモリアクセス調停回路である。
２２は該メモリアクセス調停回路５２の出力を受けてセ
レクトされるアドレスを出力するアドレス変換回路であ
る。該アドレス変換回路２２は、ＭＰＵ２０からかのア
ドレスがセレクトされた場合には、当該アドレスをその
ままＩＯＰ用実メモリ空間１３に出力し、ｌ０Ｐ２１か
らのアドレスがセレクトされた場合には、ＩＯＰアドレ
スをＭＰＵアドレスに変換するアドレス変換動作を行う
。
レクトされるアドレスを出力するアドレス変換回路であ
る。該アドレス変換回路２２は、ＭＰＵ２０からかのア
ドレスがセレクトされた場合には、当該アドレスをその
ままＩＯＰ用実メモリ空間１３に出力し、ｌ０Ｐ２１か
らのアドレスがセレクトされた場合には、ＩＯＰアドレ
スをＭＰＵアドレスに変換するアドレス変換動作を行う
。
５３はＭＰＵ２０のアドレスバス、５４はｌ０Ｐ２１の
アドレスバス、５５はデータバスである。
アドレスバス、５５はデータバスである。
このように構成された回路の動作を説明すれば、以下の
とおりである。
とおりである。
先ず、ファイル（図示せず）に格納されている１０Ｐプ
ログラムをＩＯＰ用実メモリ空間１３に格納する場合の
動作について説明する。この場合には、メモリアクセス
調停回路５２はアドレスデコード回路５０．５１のデコ
ード出力を受けていずれのアドレスをセレクトするかを
決定する。それと同時に、第２図について説明したよう
に■。
ログラムをＩＯＰ用実メモリ空間１３に格納する場合の
動作について説明する。この場合には、メモリアクセス
調停回路５２はアドレスデコード回路５０．５１のデコ
ード出力を受けていずれのアドレスをセレクトするかを
決定する。それと同時に、第２図について説明したよう
に■。
Ｐ２１をリセットしてｌ０Ｐ２１の動作を停止させる。
アドレス変換回路２２はアドレスバス５３をセレクトす
る。そして、アドレスによりアクセスされるＩＯＰ用実
メモリ空間１３内の番地にデータバス５５からプロゲラ
・ムデータを格納する。このプログラム格納（ライト）
動作を全てのプログラムデータについて実行すると、Ｉ
ＯＰ用実メモリ空間１３にＩＯＰプログラム１３ａ（第
２図参照）が格納される。
る。そして、アドレスによりアクセスされるＩＯＰ用実
メモリ空間１３内の番地にデータバス５５からプロゲラ
・ムデータを格納する。このプログラム格納（ライト）
動作を全てのプログラムデータについて実行すると、Ｉ
ＯＰ用実メモリ空間１３にＩＯＰプログラム１３ａ（第
２図参照）が格納される。
このようにしてＩＯＰ用実メモリ空間１３にＩＯＰプロ
グラム１３ａが格納されると、ＭＰＵ２０はＩＯＰリセ
ットを解除し、ｌ０Ｐ２１を動作させる。それと同時に
、メモリアクセス調停回路５２はアドレスとしてｌ０Ｐ
２１側をセレクトする。この結果、アドレスバス５４か
らのアドレスデータを受けて、アドレス変換回路２２は
、■ＯＰアドレスをＭＰＵアドレスに変換する。変換さ
れたアドレスはＩＯＰ用実メモリ空間１３に出力され、
対応する番地をアクセスする。アクセスした番地のプロ
グラムデータは読出され、Ｉ′ＯＰ ２１により実行さ
れる。
グラム１３ａが格納されると、ＭＰＵ２０はＩＯＰリセ
ットを解除し、ｌ０Ｐ２１を動作させる。それと同時に
、メモリアクセス調停回路５２はアドレスとしてｌ０Ｐ
２１側をセレクトする。この結果、アドレスバス５４か
らのアドレスデータを受けて、アドレス変換回路２２は
、■ＯＰアドレスをＭＰＵアドレスに変換する。変換さ
れたアドレスはＩＯＰ用実メモリ空間１３に出力され、
対応する番地をアクセスする。アクセスした番地のプロ
グラムデータは読出され、Ｉ′ＯＰ ２１により実行さ
れる。
［発明の効果」
以上、詳細に説明したように、本発明によればＭＰＵで
アクセス可能なメモリ空間の一部にＩＯＰ用のプログラ
ムを格納するようにして、ＩＯＰからこのメモリ空間に
マツピングする構成とすることにより、ＩＯＰのＩＰＬ
、を簡略化することができる。
アクセス可能なメモリ空間の一部にＩＯＰ用のプログラ
ムを格納するようにして、ＩＯＰからこのメモリ空間に
マツピングする構成とすることにより、ＩＯＰのＩＰＬ
、を簡略化することができる。
第１図は本発明方式の原理ブロック図、第２図は本発明
の一実施例を示す構成ブロック図、 第３図はアドレス変換回路部の詳細構成を示すブロック
図、 第４図は従来のＩＰＬ方式の説明図、 第５図は従来のＩＰＬ方式の他の例を示す説明図である
。 第１図において、 １０はＭＰＵメモリアクセス可能空間、１１はＩＯＰメ
モリアクセス可能空間、１２はＭＰＵ用実メモリ空間、 １３はＩＯＰ用実メモリ空間、 １３ａはＩＯＰプログラム、 ２０はＭＰＵ。 ２１はＩＯＰ。 ２２はアドレス変換回路である。
の一実施例を示す構成ブロック図、 第３図はアドレス変換回路部の詳細構成を示すブロック
図、 第４図は従来のＩＰＬ方式の説明図、 第５図は従来のＩＰＬ方式の他の例を示す説明図である
。 第１図において、 １０はＭＰＵメモリアクセス可能空間、１１はＩＯＰメ
モリアクセス可能空間、１２はＭＰＵ用実メモリ空間、 １３はＩＯＰ用実メモリ空間、 １３ａはＩＯＰプログラム、 ２０はＭＰＵ。 ２１はＩＯＰ。 ２２はアドレス変換回路である。
Claims (1)
- 【特許請求の範囲】 メインプロセッサ（２０）とＩＯプロセッサ（２１）を
有するシステムにおいて、メインプロセッサ（２０）で
アクセス可能なメモリアクセス可能空間（１０）を、メ
インプロセッサ用の実メモリ空間（１２）と、ＩＯプロ
セッサ用実メモリ空間（１３）に分割し、 ＩＯプロセッサ（２１）のイニシアルプログラムロード
を、前記ＩＯプロセッサ用実メモリ空間（１３）にアド
レス変換回路（２２）を介してマッピングするように構
成したことを特徴とするＩＯプロセッサのイニシアルプ
ログラムロード方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1147943A JPH0312763A (ja) | 1989-06-09 | 1989-06-09 | Ｉｏプロセッサのイニシアルプログラムロード方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1147943A JPH0312763A (ja) | 1989-06-09 | 1989-06-09 | Ｉｏプロセッサのイニシアルプログラムロード方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0312763A true JPH0312763A (ja) | 1991-01-21 |
Family
ID=15441573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1147943A Pending JPH0312763A (ja) | 1989-06-09 | 1989-06-09 | Ｉｏプロセッサのイニシアルプログラムロード方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0312763A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60189561A (ja) * | 1984-03-09 | 1985-09-27 | Panafacom Ltd | メモリアクセス制御方式 |
-
1989
- 1989-06-09 JP JP1147943A patent/JPH0312763A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60189561A (ja) * | 1984-03-09 | 1985-09-27 | Panafacom Ltd | メモリアクセス制御方式 |
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