JPS60189561A - メモリアクセス制御方式 - Google Patents
メモリアクセス制御方式Info
- Publication number
- JPS60189561A JPS60189561A JP59045038A JP4503884A JPS60189561A JP S60189561 A JPS60189561 A JP S60189561A JP 59045038 A JP59045038 A JP 59045038A JP 4503884 A JP4503884 A JP 4503884A JP S60189561 A JPS60189561 A JP S60189561A
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- JP
- Japan
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- memory
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- processor
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/177—Initialisation or configuration control
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）発明の技術分野
本発明は、メインプロセッサとサブプロセッサ共
と乞有し、メインプロセッサには労連メモリがもうけら
れ、サブプロセッサにはローカルメモリがもうけられ、
かつ共通メモリに対しては、メインプロセッサとサブプ
ロセッサの両方からアクセス可能なように構成されにデ
ータ処理システムにおけるメモリ制御方式に関するもの
である。
れ、サブプロセッサにはローカルメモリがもうけられ、
かつ共通メモリに対しては、メインプロセッサとサブプ
ロセッサの両方からアクセス可能なように構成されにデ
ータ処理システムにおけるメモリ制御方式に関するもの
である。
（ロ）従来技術と問題点
近年、マイクロプロセッサが普及し、価格が安いこと、
使いやすいこと等の理由で、複数のマイクロプロセッサ
７組合わせてデータ処理システム構成ｍ成することがさ
かんに行なわれている。
使いやすいこと等の理由で、複数のマイクロプロセッサ
７組合わせてデータ処理システム構成ｍ成することがさ
かんに行なわれている。
第１図は、このようなデータ処理システムの構成例であ
り、図中、１はマイクロプロセッサからなるメインプロ
セッサ、２は同じくマイクロプロセッサからなるサブプ
ロセッサ、３は共通メモリ、４はローカルメモリ、５は
リードオンリメモリ（ＲＯＭ）、６は選択回路、７は男
仏回路、８．９はそれぞれ共通バスである。第１因では
、サブプロセッサを１つだけ示したが、システム構成に
よっては、複数のサブプロセラサケもうける例もある。
り、図中、１はマイクロプロセッサからなるメインプロ
セッサ、２は同じくマイクロプロセッサからなるサブプ
ロセッサ、３は共通メモリ、４はローカルメモリ、５は
リードオンリメモリ（ＲＯＭ）、６は選択回路、７は男
仏回路、８．９はそれぞれ共通バスである。第１因では
、サブプロセッサを１つだけ示したが、システム構成に
よっては、複数のサブプロセラサケもうける例もある。
図中、ローカルメモリ４は、サブプロセッサ２側によっ
てのみ使用され、メインプロセッサ１側からは使用され
ない。一方、共通メモリ３は、メインプロセッサ１側と
サブプロセッサ２側の両方から使用される。サブプロセ
ッサ側から共通メモリ３を使用するときは、ＤＭＡ回路
７を経由してアクセスが行なわれる。まに１図示ン省略
しｋが、共通バス８，９にはそれぞれ、各種のＩ１０機
器が接続されていることは言うまでもない。
てのみ使用され、メインプロセッサ１側からは使用され
ない。一方、共通メモリ３は、メインプロセッサ１側と
サブプロセッサ２側の両方から使用される。サブプロセ
ッサ側から共通メモリ３を使用するときは、ＤＭＡ回路
７を経由してアクセスが行なわれる。まに１図示ン省略
しｋが、共通バス８，９にはそれぞれ、各種のＩ１０機
器が接続されていることは言うまでもない。
ここで、ＲＯＭ５は、ＩＰＬ（イニシャルプログラムロ
ーディング）用のプログラムが固定的に格納されている
ものであり、サブプロセッサ２側のシステム立上げ時に
は、まず選択回路６によってＲＯＭ５が選択状態とされ
、サブプロセッサ２がＲＯＭ５ ンアクセスしていくこ
とにより、起動動作が行なわれる。
ーディング）用のプログラムが固定的に格納されている
ものであり、サブプロセッサ２側のシステム立上げ時に
は、まず選択回路６によってＲＯＭ５が選択状態とされ
、サブプロセッサ２がＲＯＭ５ ンアクセスしていくこ
とにより、起動動作が行なわれる。
このようにＩＰＬ用にＲＯＭ’に使用するのは、一般的
にマイクロプロセッサにおいては起動アドレスが固定（
例えばｘ’ ｏｏｏｏ’）となっているため読出し専用
メモリの使用が適しているためである。
にマイクロプロセッサにおいては起動アドレスが固定（
例えばｘ’ ｏｏｏｏ’）となっているため読出し専用
メモリの使用が適しているためである。
しかしながら、このようにＲＯＭ’ａ？使用すると、シ
ステム構成後のプログラムの変更、修正等が容易でなく
、融通性に欠けるという問題点を生じていた。
ステム構成後のプログラムの変更、修正等が容易でなく
、融通性に欠けるという問題点を生じていた。
（ハ）発明の目的
本発明は上記問題点を解決し、サブプロセッサ側におい
ては、ＲＯＭを削除し、すべてリード／ライト可能なメ
モリで構成することにより、システム構成の柔軟性乞計
ることを目的とする。
ては、ＲＯＭを削除し、すべてリード／ライト可能なメ
モリで構成することにより、システム構成の柔軟性乞計
ることを目的とする。
に）発明の構成
上記目的を達成するために、本発明は第１の共通バス上
にメインプロセッサと共通メモリが接続され、第２の共
通バス上にサブプロセッサとローカルメモリが接続され
、上記共通メモリは上記メインプロセッサとサブプロセ
ッサの両方からアクセスｃｉＴ台′１４ｆｉＸらＦ 糟
ｍ 大＋ｒｒ−ｅ−カ加Ｔａ３ Ｘｉ ｊ 斗７−にお
いて、上記サブプロセッサによるメモリアクセスが上記
共通メモリへのアクセスモードにあるか上記ローカルメ
モリへのアクセスモードにあるかを指示するアクセスモ
ード指示情報を保持するとともにアドレス情報判定機能
ンそなえアクセスされるべきいずれかのメモリにメモリ
選択信号ン送出するメモリ選択手段と、上記サブプロセ
ッサから送出されるメモリアドレス情報を上記共通メモ
リ上のメモリアドレス情報に変換するアドレス変換手段
ｔそなえ、上記サブプロセッサからのメモＩＪ ’７ク
セスが上記共通メモリへのアクセスモードにあり、かつ
メモリアドレス情報が所定範囲内にあるとき、上記プロ
セッサより送出されるアドレス情報を上記アドレス変換
手段により変換して上記共通メモリに送出するとともに
上記選択手段から上記共通メモリに選択信号ン迷出する
よう構成したことン峙微とする。
にメインプロセッサと共通メモリが接続され、第２の共
通バス上にサブプロセッサとローカルメモリが接続され
、上記共通メモリは上記メインプロセッサとサブプロセ
ッサの両方からアクセスｃｉＴ台′１４ｆｉＸらＦ 糟
ｍ 大＋ｒｒ−ｅ−カ加Ｔａ３ Ｘｉ ｊ 斗７−にお
いて、上記サブプロセッサによるメモリアクセスが上記
共通メモリへのアクセスモードにあるか上記ローカルメ
モリへのアクセスモードにあるかを指示するアクセスモ
ード指示情報を保持するとともにアドレス情報判定機能
ンそなえアクセスされるべきいずれかのメモリにメモリ
選択信号ン送出するメモリ選択手段と、上記サブプロセ
ッサから送出されるメモリアドレス情報を上記共通メモ
リ上のメモリアドレス情報に変換するアドレス変換手段
ｔそなえ、上記サブプロセッサからのメモＩＪ ’７ク
セスが上記共通メモリへのアクセスモードにあり、かつ
メモリアドレス情報が所定範囲内にあるとき、上記プロ
セッサより送出されるアドレス情報を上記アドレス変換
手段により変換して上記共通メモリに送出するとともに
上記選択手段から上記共通メモリに選択信号ン迷出する
よう構成したことン峙微とする。
（ホ）発明の実施例
第２図は、本発明の１実施例のデータ処理装置のブｏツ
ク図であり、図中、１ｏはマイクロブロセッサからなる
メインプロセッサ、１１は同シ＜マイクロプロセッサか
らなるサブプロセッサ、１２は共通メモリ、１３はロー
カルメモリ、１４はアドレス変換回路、１５は選択回路
、１６は１ビツトのレジスタ、１７．１８はアンド回路
、１９゜２０はトライステート回路、２１はメインプロ
セッサ側のアドレスバス、２２はメインプロセッサ側の
データバス、２３はサブプロセッサ側のアドレスバス、
２４はサブプロセッサ側のデータバス、２５はサブプロ
セッサ１１からのリード制御線、２６はサブプロセッサ
１１からのライト制御線、２７は起動信号線、２８はロ
ーカルメモリ１３への選択信号線、２９は共通メモリ１
２への選択信号線である。
ク図であり、図中、１ｏはマイクロブロセッサからなる
メインプロセッサ、１１は同シ＜マイクロプロセッサか
らなるサブプロセッサ、１２は共通メモリ、１３はロー
カルメモリ、１４はアドレス変換回路、１５は選択回路
、１６は１ビツトのレジスタ、１７．１８はアンド回路
、１９゜２０はトライステート回路、２１はメインプロ
セッサ側のアドレスバス、２２はメインプロセッサ側の
データバス、２３はサブプロセッサ側のアドレスバス、
２４はサブプロセッサ側のデータバス、２５はサブプロ
セッサ１１からのリード制御線、２６はサブプロセッサ
１１からのライト制御線、２７は起動信号線、２８はロ
ーカルメモリ１３への選択信号線、２９は共通メモリ１
２への選択信号線である。
図中、アドレス変換回路１４は、アドレスバス２３上の
アドレス変換回路に設定されているアドレス変換制御情
報にもとづいてアドレス変換し、アドレスバス２１上に
送出する回路である。またレス情報の値にもとづいて、
サブプロセッサ１１からメモリアクセスがあった場合選
択信号線２８または２９のいずれかをオンとし、ローカ
ルメモＩＪ １３または共通メモリ１２のいずれか乞選
択する回路である。
アドレス変換回路に設定されているアドレス変換制御情
報にもとづいてアドレス変換し、アドレスバス２１上に
送出する回路である。またレス情報の値にもとづいて、
サブプロセッサ１１からメモリアクセスがあった場合選
択信号線２８または２９のいずれかをオンとし、ローカ
ルメモＩＪ １３または共通メモリ１２のいずれか乞選
択する回路である。
さらに、選択信号線２９はアンド回路１７．１８を制御
し、サブプロセッサ１１から共通メモリ１２ン読出すと
きはトライステート回路１９ンオンとし、サブプロセッ
サ１１から共通メモリ１２に書込みを行なうときはトラ
イステート回路２０ンオンとする。
し、サブプロセッサ１１から共通メモリ１２ン読出すと
きはトライステート回路１９ンオンとし、サブプロセッ
サ１１から共通メモリ１２に書込みを行なうときはトラ
イステート回路２０ンオンとする。
以下に、笑施例の動作χ説明する。メインプロセッサ側
がサブプロセッサ側の立上げ動作ン行なう場合、まず、
メインプロセッサ１０は、選択回路１５内の図示しない
アクセスモード指示フラグ情報保持レジスタに共通メモ
リアクセスモード情報ｔセットする。さらに、メインプ
ロセッサ１０は、アドレス変換回路１４内の図示しない
アドレス変換制御情報保持レジスタにアドレス変換制御
情報ｔセットする。このアドレス変換制御情報は、ス情
報である。
がサブプロセッサ側の立上げ動作ン行なう場合、まず、
メインプロセッサ１０は、選択回路１５内の図示しない
アクセスモード指示フラグ情報保持レジスタに共通メモ
リアクセスモード情報ｔセットする。さらに、メインプ
ロセッサ１０は、アドレス変換回路１４内の図示しない
アドレス変換制御情報保持レジスタにアドレス変換制御
情報ｔセットする。このアドレス変換制御情報は、ス情
報である。
このようにして、アドレス変換回路１４１選択回路１５
の設定を行なった後、メインプロセッサ１０は、レジス
タ１６ビ介してサブプロセラ＋）′１１に起動信号ケ送
出する。これにより、サブプロセッサ１１は、ｘ’ ｏ
ｏｏｏ’番地からの読出し動作ヶ開始する。アドレスバ
ス２３上のｘ’ ｏｏｏｏ’番地情報はアドレス変換回
路１，４内にてアドレス変換され、実際に共通メモリ１
２に対してアクセスするアドレス情報となる。
の設定を行なった後、メインプロセッサ１０は、レジス
タ１６ビ介してサブプロセラ＋）′１１に起動信号ケ送
出する。これにより、サブプロセッサ１１は、ｘ’ ｏ
ｏｏｏ’番地からの読出し動作ヶ開始する。アドレスバ
ス２３上のｘ’ ｏｏｏｏ’番地情報はアドレス変換回
路１，４内にてアドレス変換され、実際に共通メモリ１
２に対してアクセスするアドレス情報となる。
また、選択回路１５には、共通メモリアクセスモード情
報がセットされており、かつ、ｘ’ｏｏｏｏ’番地は所
定アドレス範囲であるので、サブプロセッサ１１からの
メモリアクセスに対しては、選択信号線２９をオンとし
、共通メモリ１２を選択状態とする。具体的には、選択
信号線２９上の信号はメモリ・チップイネーブル（ＣＥ
）信号と考えてこのようにして、共通メモリ１２から読
出されたデータは、データバス２２．トライステート回
路１９．データバス２１’介して、サブプロセッサｌｉ
に取り込まれる。
報がセットされており、かつ、ｘ’ｏｏｏｏ’番地は所
定アドレス範囲であるので、サブプロセッサ１１からの
メモリアクセスに対しては、選択信号線２９をオンとし
、共通メモリ１２を選択状態とする。具体的には、選択
信号線２９上の信号はメモリ・チップイネーブル（ＣＥ
）信号と考えてこのようにして、共通メモリ１２から読
出されたデータは、データバス２２．トライステート回
路１９．データバス２１’介して、サブプロセッサｌｉ
に取り込まれる。
第３図は、メインプロセッサ側のアドレスマツプとサブ
プロセッサ側のアドレスマツプの関係Ｘ示す図であり、
図中、３０はメインプロセッサ側のアドレスマツプ、３
１はサブプロセッサ側のアドレスマツプ、ａは共通メモ
リ起動モード時の共通メモリアドレス、ｂは共通メモリ
起動モード時のローカルメモリアドレスである。第３図
図示のアドレス変換は、上述したように第２図のアドレ
ス変換回路１４にて行なわれ、サブプロセッサ１１から
のアドレスとは異なる共通メモリ・１１２のアドレスに
アクセスが行なわれるようにされている。
プロセッサ側のアドレスマツプの関係Ｘ示す図であり、
図中、３０はメインプロセッサ側のアドレスマツプ、３
１はサブプロセッサ側のアドレスマツプ、ａは共通メモ
リ起動モード時の共通メモリアドレス、ｂは共通メモリ
起動モード時のローカルメモリアドレスである。第３図
図示のアドレス変換は、上述したように第２図のアドレ
ス変換回路１４にて行なわれ、サブプロセッサ１１から
のアドレスとは異なる共通メモリ・１１２のアドレスに
アクセスが行なわれるようにされている。
なお、共通起動モード時においては、サブプロセッサ２
からのｘ’ ｏｏｏｏ’香地〜Ｘ’７ＦＦＦ’番地への
アクセスは、アドレス変換された上で、共通メモリ３に
対して行なわれるが、同モード時にＦＦＦＦ’番地への
アクセスは、そのまま、ローカルメモリ４に対して行な
われる。
からのｘ’ ｏｏｏｏ’香地〜Ｘ’７ＦＦＦ’番地への
アクセスは、アドレス変換された上で、共通メモリ３に
対して行なわれるが、同モード時にＦＦＦＦ’番地への
アクセスは、そのまま、ローカルメモリ４に対して行な
われる。
さらに、もう一つのモードであるローカルメモリ起動モ
ード時においては、サブプロセッサ２からのｘ’ ｏｏ
ｏｏ’番地〜Ｘ’ ７ＦＦＦ’番地へのアクセスはロー
カルメモリ４に対して行なわれ、同モード時におけるサ
ブプロセッサ２からのＸ′５ｏｏｏ’〜Ｘ’ＦＦＦＦ’
番地へのアクセスはアドレス変換された上で共通メモリ
３に対して行なわれる。
ード時においては、サブプロセッサ２からのｘ’ ｏｏ
ｏｏ’番地〜Ｘ’ ７ＦＦＦ’番地へのアクセスはロー
カルメモリ４に対して行なわれ、同モード時におけるサ
ブプロセッサ２からのＸ′５ｏｏｏ’〜Ｘ’ＦＦＦＦ’
番地へのアクセスはアドレス変換された上で共通メモリ
３に対して行なわれる。
以上のように構成することにより、従来、ＲＯＭに格納
してお１ｌＪｙ、＝ＩＰＬ用の情報を共通メモリ３に格
納しておき、サブプロセッサ２が共通メモリ３からこの
情報を読取るという動作を行なうことができる。
してお１ｌＪｙ、＝ＩＰＬ用の情報を共通メモリ３に格
納しておき、サブプロセッサ２が共通メモリ３からこの
情報を読取るという動作を行なうことができる。
（へ）発明の効果
本発明によれば、ＩＰＬ用のＲＯＭン省略することがで
きるとともに、ＩＰＬ用の情報を、り一ド／ライト可能
なメモリに格納しておくことが可能となるので、システ
ム構成の変更等に対して効率よ（対処することかできる
。
きるとともに、ＩＰＬ用の情報を、り一ド／ライト可能
なメモリに格納しておくことが可能となるので、システ
ム構成の変更等に対して効率よ（対処することかできる
。
また２つのアクセスモードを持つことにより、サブプロ
セッサの動作はメインプロセッサの動作に関係なく独立
して動作できるようになりシステム全体を効率よ（動か
すことができる。
セッサの動作はメインプロセッサの動作に関係なく独立
して動作できるようになりシステム全体を効率よ（動か
すことができる。
第１図は従来のデータ処理システムの構成例、第２図は
本発明のｌ笑施例のデータ処理装置のブロック図、第３
図は共通メモリアクセスモード時のアドレスマツプの関
係を示す図である。 第２図において、１０はメインプロセッサ、ｌｌはサブ
プロセッサ、１２は共通メモＩＪ、１３はローカルメモ
リ、１４はアドレス変換回路、１５は選択回路である。 綽 ブ Ｉ！１ ０ 療 ２ 目
本発明のｌ笑施例のデータ処理装置のブロック図、第３
図は共通メモリアクセスモード時のアドレスマツプの関
係を示す図である。 第２図において、１０はメインプロセッサ、ｌｌはサブ
プロセッサ、１２は共通メモＩＪ、１３はローカルメモ
リ、１４はアドレス変換回路、１５は選択回路である。 綽 ブ Ｉ！１ ０ 療 ２ 目
Claims (1)
- 【特許請求の範囲】 （１１第１の共通バス上にメインプロセッサと共通メモ
リが接続され、第２の共通バス上にサブプロセッサとロ
ーカルメモリが接続され、上記共通メそりは上記メイン
プロセッサとサブプロセッサの両方からアクセス可能な
ように構成されたデータ処理システムにおいで、上記サ
ブプロセッサによるメモリアクセスが上記共通メモリへ
のアクセスモードにみるか上記ローカルメモリへのアク
セスモードにあるかを指示′ｊるアクセスモード指示情
報を保持するとともにアドレス情報判定機能ンそなえア
クセスされるべきいずれかのメモリにメモリ選択信号ン
送出するメモリ選択手段と、上記サブプロセッサから送
出されるメモリアドレス情報ン上記共通メモリ上のメモ
リアドレス情報に変換するアドレス変換手段をそなえ、
上記サブブロセアクセスモードにあり、かつメモリアド
レス情報が所定範囲内にあるとき、上記サブプロセッサ
より送出されるアドレス情報を上記アドレス変換手段に
より変換して上記共通メモリに送出するとともに上記選
択手段から上記共通メモリに選択信号ン送出するよう構
成したことを特徴とするメモリアクセス制御方式。 （２）上記メインプロセッサによる上記サブフロセッサ
起動時に、上記メインプロセッサは上記メモリ選択手段
に対してアクセスモード指示情報を送ス変換手段にアド
レス変換制御情報ン送出し、該情報を保持せしめ、しか
る後、上記メインプロセッサより上記サブプロセッサに
起動信号Ｚ送出し、上記サブプロセッサから上記共通メ
モリまたは上記ローカルメモリへのアクセスを行なわせ
るようアドレスモード指示情報ン持つよう構成したこと
７特徴とする特許請求の範囲第（１）項記載のメモリア
クセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59045038A JPS60189561A (ja) | 1984-03-09 | 1984-03-09 | メモリアクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59045038A JPS60189561A (ja) | 1984-03-09 | 1984-03-09 | メモリアクセス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60189561A true JPS60189561A (ja) | 1985-09-27 |
| JPH024936B2 JPH024936B2 (ja) | 1990-01-31 |
Family
ID=12708182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59045038A Granted JPS60189561A (ja) | 1984-03-09 | 1984-03-09 | メモリアクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60189561A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62295112A (ja) * | 1986-06-14 | 1987-12-22 | Mitsubishi Electric Corp | 複合制御装置 |
| JPS63239531A (ja) * | 1987-03-27 | 1988-10-05 | Nec Corp | プログラムロ−ド方式 |
| JPH0312763A (ja) * | 1989-06-09 | 1991-01-21 | Fujitsu Ltd | Ｉｏプロセッサのイニシアルプログラムロード方式 |
| JP2007077462A (ja) * | 2005-09-15 | 2007-03-29 | Gunma Univ | ニッケル−リン複合めっき液とその液を使用した複合めっき方法およびその方法を使用した複合めっき部品 |
| JP2010102719A (ja) * | 1997-12-17 | 2010-05-06 | Src Computers Inc | メモリサブシステムに複数のメモリアルゴリズムプロセッサを組込むマルチプロセッサコンピュータアーキテクチャ |
| JP2014063510A (ja) * | 2013-11-19 | 2014-04-10 | Renesas Electronics Corp | データ処理装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5590969B2 (ja) * | 2010-06-02 | 2014-09-17 | 日立三菱水力株式会社 | フランシス型ランナ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53124944A (en) * | 1977-04-08 | 1978-10-31 | Nec Corp | Data processing unit |
| JPS5650451A (en) * | 1979-10-02 | 1981-05-07 | Meidensha Electric Mfg Co Ltd | Multiaccess system of multimicrocomputer |
| JPS56145411A (en) * | 1980-04-11 | 1981-11-12 | Panafacom Ltd | Program load system |
-
1984
- 1984-03-09 JP JP59045038A patent/JPS60189561A/ja active Granted
Patent Citations (3)
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|---|---|---|---|---|
| JPS53124944A (en) * | 1977-04-08 | 1978-10-31 | Nec Corp | Data processing unit |
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| JP2014063510A (ja) * | 2013-11-19 | 2014-04-10 | Renesas Electronics Corp | データ処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH024936B2 (ja) | 1990-01-31 |
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