JPH03128470A - テスト容易化回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［ｗ１要］ 同期式順序回路のテスト容易化回路に関し、自動テスト
生成による故障検出率の向上と、テスト生成処理の高速
化が実現できるようにすることを目的とし、 外部入力とフィードバック信号を受けて、組合せ結果を
外部出力とすると共に、フィードバック信号としても出
力する組合せ回路と、該組合せ回路からのフィードバッ
ク信号を受けて、その出力を前記フィードバック信号と
して組合せ回路に人力する記憶素子部と、該記憶素子部
に人力されるフィードバック信号を受けて複数ビット幅
の信号線の論理値を符号化して故障検出出力として故障
端子から出力する付加回路とにより構成される。

［産業上の利用分野コ 本発明は同期式順序回路のテスト容易化回路に関する。

ＬＳＩ技術の進歩により、大規模な回路を１チツプに収
めたＬＳＩ回路が作製されるようになってきた。このＬ
ＳＩ回路の信頼性を高めるためには出荷前に行うテスト
において、製造上の不良を持つチップを確実に発見する
必要がある。しかしながら、回路規模増大と共に、テス
トに要するコストは急速に増加し、同時に不良発見率は
低下しつつある。このため、回路設計の段階で付加回路
を組込んだテスト容易性を高めるテスト容易化が問題と
なってきている。

［従来の技術］ 第５図は従来の順序回路（後段の回路の結果によって前
段の回路に影響が及ぶような回路をいう）である。図に
おいて、１は記憶素子部で、例えばＬＳＩ回路の中味で
ある。２は該記憶素子部１からのフィードバック信号及
び外部入力を受ける組合せ回路である。数組合せ回路２
は外部入力とフィードバック入力のうちのいずれか一方
をセレクトして出力する等の機能をもっている。組合せ
回路２の一部は外部出力として出力され、一部はフィー
ドバック信号として記憶素子部１に入っている。

このような回路において、記憶素子部１の異常が外部出
力に現れる場合には、チエツクは容易であるが、外部出
力には行かないでフィードバック信号の方に入ってくる
可能性があった。この場合には異常部分のチエツクがで
きないことになる。

テスト容易化設計の本質は、回路内の信号の値を外部端
子から観測・制御可能にすることである。

このため、種々のテスト容易化設計方式が提案されてい
るが、前記不具合を除去する方式として最も広く利用さ
れている方式はスキャン股引である。

ここで、スキャン設計とは、回路内の記憶素子を全て特
種なシフトレジスタで構成することで、回路内の全ての
記憶素子の内容を外部から観ΔＰｊ。

制御できるようにしたものである。２は一方の人力に外
部入力を、他方の入力に記憶素子１からのフィードバッ
ク信号を受ける組合せ回路である。

数組合せ回路２からは外部出力が出力されると共に、一
部はフィードバック信号として記憶素子部２に入ってい
る。

このように構成された回路において、記憶素子２内に格
納されているスキャンレジスタの中味は、シフトクロッ
クによって頴次出力され、組合せ回路部２に入り、外部
出力として出力させ、その中味をチエツクすることがで
きる。

また、記憶素子部２内のデータを別のデータに置換する
場合には、外部入力を組合わせ回路部２に入れ、記憶素
子部１から読出したデータをこの外部データと置換し、
フィードバック入力から再度記憶素子部１の元の番地に
格納する。

このように、スキャン設計方式では、順序回路のテスト
問題が組合せ回路の問題に帰着され、テスト容易性が大
幅に向上する。スキャン設計の効果として、テストパタ
ーン生成時間が１／２〜１／４に、テストパターン数が
２／３〜１７３に減少することが明らかになっている。

このような理由により、近年多くの設計例でスキャン設
計が採用されている。

［発明が解決しようとする課題］ スキャン設計方式は、前述したように、テスト容易性を
向上させることができる方式として優れているが、付加
回路による回路設計規模の増大、並びにテスト時間の増
大という問題を生ぜしめている。この問題は、スキャン
するレジスタ（スキャンレジスタ）の数を少なくすれば
、解決する。

このような不具合を除去するため、一部の記憶素子のみ
をスキャン化する部分スキャンの考え方もあるが、部分
スキャン方式では、テスト生成アルゴリズムとして、効
率の悪い順序回路対応のものが必要となるため、大規模
回路に対する部分スキャン方式は有効とはいえなかった
。

本発明はこのような課題に鑑みてなされたものであって
、自動テスト生成による故障検出率の向上と、テスト生
成処理の高速化が実現できるようにすることができるテ
スト容易化回路を提供することを目的としている。

［課題を解決するための手段］ 第１図は本発明の原理ブロック図である。第５図と同一
のものは、同一の符号を付して示す。図において、２は
外部入力とフィードバック信号を受けて、組合せ結果を
外部出力とすると共に、フイードバック信号としても出
力する組合せ回路、１は数組合せ回路２からのフィード
バック信号を受けて、その出力を前記フィードバック信
号として組合せ回路２に人力する記憶素子部１．３は該
記憶素子部１に入力されるフィードバック信号を人力し
て複数ビット幅の信号線の論理値を符号化して故障検出
出力として故障検出端子４から出力する付加回路である
。記憶素子部１としては、例えばＬＳＩ回路が用いられ
る。

［作用］ フィードバック信号の値を全て直接外部につなげば、そ
の出力を全て外部出力と見なすことができる。但し、こ
の場合、回路全体の外部出力端子数は、フィードバック
端子の数だけ増えることになる。ＬＳＩ回路のようにピ
ン数に制限がある場合には大きな問題となる。そこで、
フィードバック端子の値を付加回路３に入れてやり、こ
の付加回路３で論理的に情報の圧縮を行う。この後、外
部に故障検出信号として端子４から外に引き出してやる
。

これにより、情報圧縮されたデータのビット数はフィー
ドバック端子数と比較して小さくなるため、外部出力端
子数の増加分は低く抑えられる。

従って、本発明によれば、全スキャンと比較して少ない
付加回路で同等の外部ピン数増加によって、順序回路の
故障検出率を向上させることができる。

［実施例］ 以下、図面を参照して本発明の実施例を詳細に説明する
。

第１図の原理図を参照して説明する。順序回路のテスト
生成で問題となるのは、主に記憶素子部の初期化が困難
なこと、回路の故障の影響がすぐに外部に到達せず、記
憶素子部を含むフィードバックバスを周り続けることの
２点である。そこで、本発明では、組合せ回路部２から
記憶素子部１へ至るバスに外部出力端子に直接つながる
ゲート回路を付加することで、後者の問題点を解決して
いる。

テスト容易化がなされる前の回路が第５図であるものと
する。付加回路３は、組合わせ回路２から記憶素子部１
にフィードバックされる信号を入力とし、故障検出端子
４を出力とする。故障検出端子４は、テスト容易化回路
の外部出力端子でもある。付加回路３がない場合、回路
内部での冗長でない故障の影響は、外部出力端子とフィ
ードバック端子のいずれか或いは両方に現れる。外部出
力端子に現れる場合は、テスト生成が成功したことにな
るため、問題となるのはフィードバック端子上に現れる
場合である。本発明は、フィードバック端子上に現れる
故障の影響を付加回路３によって外部出力端子に伝える
ことで、故障の検出を容易にするものである。

第２図は本発明の一実施例を示す要部構成図である。第
１図と同一のものは、同一の符号を付して示す。図に示
す実施例は、付加回路３に入るフィードバック信号のビ
ット数がｍの場合を示している。３ａはこの入力信号を
ｎ出力（ｍ＞ｎ）に圧縮する圧縮回路で、その詳細構成
を下方に示している。

圧縮回路３ａは、入力バリティ生成回路を構成している
。故障の影響は、本来値が１となるべき端子が０となる
か或いはその逆（０となるべきが１となる）の形で現れ
るため、フィードバック端子に現れる故障の影響が奇数
箇所あれば、パリティ生成回路３ａの最終段のＸＯＲゲ
ートの出力が１となり、完全に故障を検出することがで
きる。

また、この時には、外部ビンの数（故障検出端子の数）
は１ビツトですむため、外部ビンの増加は１に抑えられ
る。

更に、検出能力を向上させたい場合には、第３図に示す
ようにフィードバック信号の端子数（ビット数）を幾つ
かのグループに分けてそれぞれについてパリティ生成回
路を付加する方法が有効である。但し、この場合には外
部ピン数はグループ数だけ増加する。第３図において、
１０は複数に分割された圧縮回路である。これら圧縮回
路毎に故障結果が故障検出端子４から出力される。

第４図は付加回路の他の実施例を示すブロック図である
。第３図と同一のものは、同一の符号を付して示す。図
に示す例は、グループに分割された圧縮回路１０の各出
力をＬＦＳＲ（線形フィードバックレジスタ）２０へ転
送するようにしたものである。このＬＦＳＲ２０はクロ
ックにより動作し、そのビット数は圧縮回路１０の数と
同じｎビットである。

このように構成された方式では、テストパターンに対す
る応答をＬＦＳＲ２０に重畳させて蓄積させておくこと
で可能としたものである。従って、テストの処理は簡単
になる。また、外部ピン数の増加は、グループの数に拘
らず一定となる。但し、圧縮と重畳の２つの段階におい
て、故障影響を見落とす可能性がある。重畳の部分にお
いての見落とし率は、ＬＦＳＲ２０のビット数に対して
指数関数的に減少するため、グループ数を増やすことで
解決する。グループ数の増加は、同時に圧縮時の見落と
し率も改善させることができる。

以上、詳細に説明したように、本発明によればフィード
バック信号を入力して圧縮する付加回路を追加すること
により、自動テスト生成による故障検出率の向上と、テ
スト生成処理の高速化が実現できるようにすることがで
きるテスト容易化回路を提供することができる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示す要部構成図、第３図は
圧縮回路の他の構成例を示すブロック図、 第４図は付加回路の他の実施例を示すブロック図、 第５図は順序回路のモデルを示す図である。 第１図において、 １は記憶素子部、 ２は組合わせ回路部、 ３は付加回路である。 ［発明の効果］ 圧縮回路の截の構成例を示すブロック図第３図 本発明（１）［７（：ｌツク囚 第１図 りＯツク 付加回路の他Φ実加伸ｊを示すブロック図第４図

Claims (1)

1. 【特許請求の範囲】 　外部入力とフィードバック信号を受けて、組合せ結果
   を外部出力とすると共に、フィードバック信号としても
   出力する組合せ回路（２）と、該組合せ回路（２）から
   のフィードバック信号を受けて、その出力を前記フィー
   ドバック信号として組合せ回路（２）に入力する記憶素
   子部（１）と、 該記憶素子部（１）に入力されるフィードバック信号を
   受けて複数ビット幅の信号線の論理値を符号化して故障
   検出出力として故障端子から出力する付加回路（３）と
   により構成されたテスト容易化回路。