JPH0312899A - レジスタ初期化方式 - Google Patents
レジスタ初期化方式Info
- Publication number
- JPH0312899A JPH0312899A JP1147027A JP14702789A JPH0312899A JP H0312899 A JPH0312899 A JP H0312899A JP 1147027 A JP1147027 A JP 1147027A JP 14702789 A JP14702789 A JP 14702789A JP H0312899 A JPH0312899 A JP H0312899A
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- Japan
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- output
- input
- gate
- level
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の概要〕
レジスタ特にシフトレジスタの初期化方式に関し、
なく、シフトレジスタの初期化を可能にする方式を提供
することを目的とし、 マスタ側ラッチとその入力ゲート、およびスレーブ側ラ
ッチとその入力ゲートを単位として、該単位を複数個直
列接続してなるシフトレジスタの初期化方式において、
高レベル、低レベルを交互にとって、マスタ側入力ゲー
トとスレーブ側入力ゲートを交互に開閉するクロックを
、初期化に際してはこれらのゲートを共に開くレベルに
し、そして初段単位の入力には初期化したい高／低しベ
ルを加えるよう構成とする。
することを目的とし、 マスタ側ラッチとその入力ゲート、およびスレーブ側ラ
ッチとその入力ゲートを単位として、該単位を複数個直
列接続してなるシフトレジスタの初期化方式において、
高レベル、低レベルを交互にとって、マスタ側入力ゲー
トとスレーブ側入力ゲートを交互に開閉するクロックを
、初期化に際してはこれらのゲートを共に開くレベルに
し、そして初段単位の入力には初期化したい高／低しベ
ルを加えるよう構成とする。
本発明は、レジスタ特にシフトレジスタの初期化方式に
関する。
関する。
大規模集積回路のバーイン試験のテスト系回路に疑似乱
数発生回路があり、これはシフトレジスタと排他オアな
どで構成される。本発明はこの種シフトレジスタの初期
化に適当である。
数発生回路があり、これはシフトレジスタと排他オアな
どで構成される。本発明はこの種シフトレジスタの初期
化に適当である。
シフトレジスタ自体には格別の変更をする必要〔従来の
技術〕 シフトレジスタはマスタ側ラッチとスレーブ側ラッチを
単位とし、マスタ側ラッチを開いてデータを取込み、次
はスレーブ側ラッチを開いてデータをシフトし、か＼る
動作を繰り返してデータシフトを行なう。
技術〕 シフトレジスタはマスタ側ラッチとスレーブ側ラッチを
単位とし、マスタ側ラッチを開いてデータを取込み、次
はスレーブ側ラッチを開いてデータをシフトし、か＼る
動作を繰り返してデータシフトを行なう。
このシフトレジスタを初期化する（クリアする）には、
ラッチ回路にリセット端子を設け、該端子にリセット信
号を供給する、のが−船釣である。
ラッチ回路にリセット端子を設け、該端子にリセット信
号を供給する、のが−船釣である。
しかしシフトレジスタを構成するラッチ回路の個々にリ
セット端子を設け、それにリセット信号を供給する配線
を施すのでは、配線引回しのための配線領域を確保する
必要があり、またハード量も増加する。
セット端子を設け、それにリセット信号を供給する配線
を施すのでは、配線引回しのための配線領域を確保する
必要があり、またハード量も増加する。
本発明はか−る点を改善しようとするもので、シフトレ
ジスタ自体には格別の変更をする必要なく、シフトレジ
スタの初期化を可能にする方式を提供することを目的と
するものである。
ジスタ自体には格別の変更をする必要なく、シフトレジ
スタの初期化を可能にする方式を提供することを目的と
するものである。
第１図に示すように本発明では、通常動作では交互にＨ
，Ｌレベルになる、マスタ側ラッチ１２＋Ｉ３の入力ゲ
ート１１のクロックＣＬＫ、およびスレーブ側ラッチＩ
ｓ、Ｉ６の入力ゲートＩ４のクロックＣＬＫｂを、初期
化においては共に同じレベル、第１図（Ｃ）では共にＨ
レベルにする。
，Ｌレベルになる、マスタ側ラッチ１２＋Ｉ３の入力ゲ
ート１１のクロックＣＬＫ、およびスレーブ側ラッチＩ
ｓ、Ｉ６の入力ゲートＩ４のクロックＣＬＫｂを、初期
化においては共に同じレベル、第１図（Ｃ）では共にＨ
レベルにする。
シフトレジスタは第１図（ａ）に示すように、マスタ側
ラッチＩ２．Ｉ３とその入力ゲートＴＩ、およびスレー
ブ側ラッチＩｓ、１６とその入力ゲートＩ４を単位（１
ビツト）とし、その複数単位を直列に接続して構成され
る。
ラッチＩ２．Ｉ３とその入力ゲートＴＩ、およびスレー
ブ側ラッチＩｓ、１６とその入力ゲートＩ４を単位（１
ビツト）とし、その複数単位を直列に接続して構成され
る。
マスタ側ラッチを構成するインバータＩ２．Ｉ３は例え
ば第１図（ｂ）に示すようにｐチャネルトランジスタＱ
、Ｑ７とｎチャネルトランジスタＱ６．Ｑ。
ば第１図（ｂ）に示すようにｐチャネルトランジスタＱ
、Ｑ７とｎチャネルトランジスタＱ６．Ｑ。
からなるＣＭＯＳインバータで構成され、その入力ゲー
ト１．はＰチャネルトランジスタＱ、、Ｑ、とｎチャネ
ルトランジスタＱ３．Ｑ、からなるＣＭＯＳインバータ
で構成される。スレーブ側ラッチおよびその入力ゲート
も同様構成である。
ト１．はＰチャネルトランジスタＱ、、Ｑ、とｎチャネ
ルトランジスタＱ３．Ｑ、からなるＣＭＯＳインバータ
で構成される。スレーブ側ラッチおよびその入力ゲート
も同様構成である。
この回路では、第１図（ｂ）から明らかなようにクロッ
クＣＬＫ、がＨレベルであるとトランジスタＱ、、Ｑ４
はオン、従ってゲートＩ、が開き、出力は入力りのＨ，
Ｌ （１，Ｏ）を反転したものになる。入力りがＨなら
ゲー）１＋の出力はし、インバータＩ２の出力はＨ、イ
ンバータＩ３の出力はし、従ってゲート１１のＬレベル
出力がなくても、Ｉ２の出力はＨ１■、の出力はし、の
状態が維持される。つまりラッチ１２，１３に入力りの
Ｈレベルが取込まれる。
クＣＬＫ、がＨレベルであるとトランジスタＱ、、Ｑ４
はオン、従ってゲートＩ、が開き、出力は入力りのＨ，
Ｌ （１，Ｏ）を反転したものになる。入力りがＨなら
ゲー）１＋の出力はし、インバータＩ２の出力はＨ、イ
ンバータＩ３の出力はし、従ってゲート１１のＬレベル
出力がなくても、Ｉ２の出力はＨ１■、の出力はし、の
状態が維持される。つまりラッチ１２，１３に入力りの
Ｈレベルが取込まれる。
スレーブ側ラッチも同様に動作する。但し、入力ゲート
を開閉するクロックＣＬＫ、は、マスタ側入力ゲートを
開閉するクロックＣＬＫ、とはＨｌＬが逆であり、動作
は次のようになる。即ちクロックＣＬＫ、により入カゲ
ー）ＩＩが開いて入力りがマスタラッチ１２．１３に取
込まれ、このときスレーブ側入力ゲート■４は閉じてい
るので、動作はこ！で終る。次にクロックＣＬＫ、がＨ
になって入力ゲートＩ４が開くと、マスタラッチの出力
１１がスレーブ側ラッチ１．Ｉ６に取込まれる。
を開閉するクロックＣＬＫ、は、マスタ側入力ゲートを
開閉するクロックＣＬＫ、とはＨｌＬが逆であり、動作
は次のようになる。即ちクロックＣＬＫ、により入カゲ
ー）ＩＩが開いて入力りがマスタラッチ１２．１３に取
込まれ、このときスレーブ側入力ゲート■４は閉じてい
るので、動作はこ！で終る。次にクロックＣＬＫ、がＨ
になって入力ゲートＩ４が開くと、マスタラッチの出力
１１がスレーブ側ラッチ１．Ｉ６に取込まれる。
このときマスタ側入力ゲートは閉じているから、動作は
こ＼で終る。次はクロックＣＬＫａのＨでマスタ側入力
ゲートが開き、スレーブ側ラッチの出力Ｈは次のビット
のマスタ側ラッチ側に取込まれる。以下同様であり、ク
ロックＣＬＫ、、ＣＬＫｂが交互にＨになることにより
入力りは第１ビツトのマスタ側ラッチ、同スレーブ側ラ
ッチ、第２ビツトのマスタ側ラッチ、同スレーブ側ラッ
チ、・・・・・・の順で順次シフトされて行く。
こ＼で終る。次はクロックＣＬＫａのＨでマスタ側入力
ゲートが開き、スレーブ側ラッチの出力Ｈは次のビット
のマスタ側ラッチ側に取込まれる。以下同様であり、ク
ロックＣＬＫ、、ＣＬＫｂが交互にＨになることにより
入力りは第１ビツトのマスタ側ラッチ、同スレーブ側ラ
ッチ、第２ビツトのマスタ側ラッチ、同スレーブ側ラッ
チ、・・・・・・の順で順次シフトされて行く。
通常動作は上記の如くであるが、初期化ではクロックＣ
ＬＫ、、ＣＬＫｂを共にＨにする。このようにするとマ
スタ側ラッチの入力ゲートもまたスレーブ側ラッチの入
力ゲートも共に開き、人力りは各入力ゲート及びラッチ
をこれらの信号伝播遅延時間で最終ビットまで伝播して
行く。最終ビットまで伝播し終ったときが初期化（クリ
ア）完了であり、各ラッチは入力りがＨならＨ，Ｌなら
Ｌの出力状態になる。初期化のためのリセット端子やリ
セット信号用配線は不要であり、ハード量の増加を招く
ことはない。
ＬＫ、、ＣＬＫｂを共にＨにする。このようにするとマ
スタ側ラッチの入力ゲートもまたスレーブ側ラッチの入
力ゲートも共に開き、人力りは各入力ゲート及びラッチ
をこれらの信号伝播遅延時間で最終ビットまで伝播して
行く。最終ビットまで伝播し終ったときが初期化（クリ
ア）完了であり、各ラッチは入力りがＨならＨ，Ｌなら
Ｌの出力状態になる。初期化のためのリセット端子やリ
セット信号用配線は不要であり、ハード量の増加を招く
ことはない。
第２図に本発明の実施例を示し、第３図にその動作タイ
ミングを示す。この第２図は双方向ハス端子が存在する
大規模集積回路（ＬＳＩ）のアドレスまたはデータの入
出力回路である。ＰＯ，Ｐｌ、Ｂ２．・・・・・・はそ
のアドレスまたはデータの入出力端子ピンであり、例え
ば３２個ある。２０２１、・・・・・・はアドレス／デ
ータ出力回路であり、アドレス／データが例えば３２ビ
ット並列でこの出力回路２０，２１．・・・・・・およ
び端子ピンＰＯ。
ミングを示す。この第２図は双方向ハス端子が存在する
大規模集積回路（ＬＳＩ）のアドレスまたはデータの入
出力回路である。ＰＯ，Ｐｌ、Ｂ２．・・・・・・はそ
のアドレスまたはデータの入出力端子ピンであり、例え
ば３２個ある。２０２１、・・・・・・はアドレス／デ
ータ出力回路であり、アドレス／データが例えば３２ビ
ット並列でこの出力回路２０，２１．・・・・・・およ
び端子ピンＰＯ。
Ｐｌ、・・・・・・を通して外部へ出力される。また端
子ピンＰＯ，ＰＬ、・・・・・・に加えられたアドレス
／データはラッチ４０，４１．・・・・・・及びセレク
タ３０゜３１、・・・・・・を通して本例では３２ビッ
ト並列でＬＳＩ内部へ取込まれる。ＤＢｏｕｔはＬＳＩ
内部アドレス／データ出力バス、ＤＢｉｎはＬＳＩ内部
アドレス／データ入力ハスである。
子ピンＰＯ，ＰＬ、・・・・・・に加えられたアドレス
／データはラッチ４０，４１．・・・・・・及びセレク
タ３０゜３１、・・・・・・を通して本例では３２ビッ
ト並列でＬＳＩ内部へ取込まれる。ＤＢｏｕｔはＬＳＩ
内部アドレス／データ出力バス、ＤＢｉｎはＬＳＩ内部
アドレス／データ入力ハスである。
このＬＳＩは４相クロツクＴＯ〜Ｔ３を使用する。１０
はリセット回路で、外部入力リセット信号＊ ＲＥＳＥ
ＴとクロックＣＬＫＩ、ＣＬＫ２を入力して、タイミン
グＴ２で変化するリセット信号■を出力する。これは、
タイミングＴＯ〜Ｔ３で人力を取込むラッチ１１〜１４
で構成される遅延回路に入力し、内部クロック各位相に
同期した内部リセット信号■■■■になる。モード信号
＊ ＦＩＯＤＵはラッチ１５に、リセット信号■が出た
（Ｌになった）後のタイミングＴ２で取込まれる。Ｇ１
はこの取込みを行なうナントゲートである。１６もラッ
チで、これはラッチ１５の出力■をタイミングＴｏで取
込む。これらのラッチ１５．１６はモードレベル検出回
路を構成する。ラッチ出力■■とリセット信号■■はノ
アゲートＧ２．Ｇ、に入力して信号■■になる。更にこ
れらの信号はクロックＴＯ，Ｔ２と共にナントゲートＧ
ａ、Ｇｓに入り、信号■■になる。
はリセット回路で、外部入力リセット信号＊ ＲＥＳＥ
ＴとクロックＣＬＫＩ、ＣＬＫ２を入力して、タイミン
グＴ２で変化するリセット信号■を出力する。これは、
タイミングＴＯ〜Ｔ３で人力を取込むラッチ１１〜１４
で構成される遅延回路に入力し、内部クロック各位相に
同期した内部リセット信号■■■■になる。モード信号
＊ ＦＩＯＤＵはラッチ１５に、リセット信号■が出た
（Ｌになった）後のタイミングＴ２で取込まれる。Ｇ１
はこの取込みを行なうナントゲートである。１６もラッ
チで、これはラッチ１５の出力■をタイミングＴｏで取
込む。これらのラッチ１５．１６はモードレベル検出回
路を構成する。ラッチ出力■■とリセット信号■■はノ
アゲートＧ２．Ｇ、に入力して信号■■になる。更にこ
れらの信号はクロックＴＯ，Ｔ２と共にナントゲートＧ
ａ、Ｇｓに入り、信号■■になる。
シフトレジスタの０ビツト、第１ビツト、・・・・・・
第ｎビットはラッチＡ。とＢ。、Ａ１とＢｌ、・・・・
・・ＡｎとＢｎで構成され、これらのマスタ／スレーブ
ラッチの入力ゲートの制御クロックが上記信号■■であ
る。第３図に示すようにリセット回路ＩＯがリセット信
号を出力した（■をＬにした）後のタイミングＴ２から
、リセット解除した（■をＨにした）あとのタイミング
ＴＯまではクロックａｂは共にＨであり、この間シフト
レジスタＡ０とＢ。、Ａ１とＢ１．・・・・・・Ａｎと
Ｂｎの入力ゲートは全てオープンであり（スルーになっ
て）、ノアゲートＧ６の出力Ｏがこれらをその信号伝播
遅延時間で馳は抜ける。即ち各ラッチは逐次、状態０本
例ではＬになり、やがて最終ラッチも状態Ｏになって初
期化完了となる。
第ｎビットはラッチＡ。とＢ。、Ａ１とＢｌ、・・・・
・・ＡｎとＢｎで構成され、これらのマスタ／スレーブ
ラッチの入力ゲートの制御クロックが上記信号■■であ
る。第３図に示すようにリセット回路ＩＯがリセット信
号を出力した（■をＬにした）後のタイミングＴ２から
、リセット解除した（■をＨにした）あとのタイミング
ＴＯまではクロックａｂは共にＨであり、この間シフト
レジスタＡ０とＢ。、Ａ１とＢ１．・・・・・・Ａｎと
Ｂｎの入力ゲートは全てオープンであり（スルーになっ
て）、ノアゲートＧ６の出力Ｏがこれらをその信号伝播
遅延時間で馳は抜ける。即ち各ラッチは逐次、状態０本
例ではＬになり、やがて最終ラッチも状態Ｏになって初
期化完了となる。
リセット解除で信号■■がＨに戻り、モード信号＊ Ｍ
ＯＤＥは相変らずＬであると信号■■はタイミングＴｏ
、Ｔ２でＨｌそれ以外はＬになり（オーバラップしてい
ない）、シフトレジスタのマスタ／スレーブ各ラッチの
入力ゲートは交互に開閉してシフト動作を開始する。こ
のときも転送されるデータはノアゲー）Ｇ６の出力■で
あるが、遅延回路の出力■がＨに戻るときノアゲート（
ＬＳＢ制御論理ゲー））Ｇ６は開き、乱数発生回路（多
項式論理ゲート）５０の出力を通すので、該出力Ｏは乱
数発生回路の出力の反転である。
ＯＤＥは相変らずＬであると信号■■はタイミングＴｏ
、Ｔ２でＨｌそれ以外はＬになり（オーバラップしてい
ない）、シフトレジスタのマスタ／スレーブ各ラッチの
入力ゲートは交互に開閉してシフト動作を開始する。こ
のときも転送されるデータはノアゲー）Ｇ６の出力■で
あるが、遅延回路の出力■がＨに戻るときノアゲート（
ＬＳＢ制御論理ゲー））Ｇ６は開き、乱数発生回路（多
項式論理ゲート）５０の出力を通すので、該出力Ｏは乱
数発生回路の出力の反転である。
乱数発生回路５０は複数個の排他オアＧ＋＋、に＋□。
・・・・・・で構成され、これらの入力の一方は、乱数
発生論理に従って選択したシフトレジスタの各ビットＡ
。とＢ。、 Ａ Ｉ とＢ Ｉ ＋・・・・・・の出力
である。発生した乱数は、各ビットの出力端からセレク
タ３ｏ、ａｉ、・・・・・・によりＬＳＩ内部入力バス
ＤＢｉｎへ入力される。
発生論理に従って選択したシフトレジスタの各ビットＡ
。とＢ。、 Ａ Ｉ とＢ Ｉ ＋・・・・・・の出力
である。発生した乱数は、各ビットの出力端からセレク
タ３ｏ、ａｉ、・・・・・・によりＬＳＩ内部入力バス
ＤＢｉｎへ入力される。
乱数が内部アドレス／データ入力バスＤＢｉｎに与えら
れるとＬＳＩ内部のＣＰＵはこの乱数をアドレスまたは
データとしてランダム動作し、これにより耐久試験が行
なわれる。これはモード信号＊ ＭＯＤＥをＬにし、リ
セット信号＊ ＲＥＳＥＴをＬ−Ｈにすることにより実
行される。シフトレジスタＡ。
れるとＬＳＩ内部のＣＰＵはこの乱数をアドレスまたは
データとしてランダム動作し、これにより耐久試験が行
なわれる。これはモード信号＊ ＭＯＤＥをＬにし、リ
セット信号＊ ＲＥＳＥＴをＬ−Ｈにすることにより実
行される。シフトレジスタＡ。
とＢ。、ＡＩとＢｌ＋・・・・・・はこの乱数発生、試
験、の目的でのみ使用され、ＣＰＵの通常動作には寄与
しない。
験、の目的でのみ使用され、ＣＰＵの通常動作には寄与
しない。
第４図にアドレス／データの入出力回路の具体０
例を示す。Ｑａ、Ｑｂは出力バッファを構成するｐ、ｎ
チャネルトランジスタ、Ｇ、、Ｇ、はこれを駆動するナ
ンド、ノアゲート、ＣＴＬはゲート開閉信号、ＣＬＫは
ラッチの入力ゲートを開閉するクロックであり、これら
はアドレス／データ出力回路２０（２１等も同様）に相
当する。ＣＴＬがＨになるとゲートＧａ、Ｇｂが開き、
出力データ／アドレスが端子ピンＰへ出て行く。端子ピ
ンＰへの入力は抵抗Ｒ、レベルコンバータＩ、、Ｉｂを
通して内部へ取込まれる。
チャネルトランジスタ、Ｇ、、Ｇ、はこれを駆動するナ
ンド、ノアゲート、ＣＴＬはゲート開閉信号、ＣＬＫは
ラッチの入力ゲートを開閉するクロックであり、これら
はアドレス／データ出力回路２０（２１等も同様）に相
当する。ＣＴＬがＨになるとゲートＧａ、Ｇｂが開き、
出力データ／アドレスが端子ピンＰへ出て行く。端子ピ
ンＰへの入力は抵抗Ｒ、レベルコンバータＩ、、Ｉｂを
通して内部へ取込まれる。
以上説明したように本発明によれば、特別の端子、配線
などを設ける必要がなく、シフトレジスタを初期化する
ことができ、限定されるものではないが、テストのため
にＬＳＩに組込まれたシフトレジスタのリセットなどに
好適である。
などを設ける必要がなく、シフトレジスタを初期化する
ことができ、限定されるものではないが、テストのため
にＬＳＩに組込まれたシフトレジスタのリセットなどに
好適である。
第１図は本発明の原理説明図、
第２図は本発明の実施例を示すブロック図、第３図は第
２図の動作説明用タイムチャート、第４図はデータ入／
出力回路の例を示す回路図である。 第１図で■２とＩ３，１．と■６・・・・・・はラッチ
ループを構成するインバータ、ＩＩ、１４１・・・・・
・はクロックドインバータ、ＣＬＫ、、ＣＬＫｂはシフ
トクロックである。
２図の動作説明用タイムチャート、第４図はデータ入／
出力回路の例を示す回路図である。 第１図で■２とＩ３，１．と■６・・・・・・はラッチ
ループを構成するインバータ、ＩＩ、１４１・・・・・
・はクロックドインバータ、ＣＬＫ、、ＣＬＫｂはシフ
トクロックである。
Claims (1)
- 【特許請求の範囲】 １、マスタ側ラッチおよびスレーブ側ラッチを１ビット
論理シフトの単位として、該単位を複数個直列接続して
なるシフトレジスタの初期化方式において、 高レベル、低レベルを交互にとって、マスタ側入力ゲー
トとスレーブ側入力ゲートを交互に開閉するクロック（
ＣＬＫ＿ａ、ＣＬＫ＿ｂ）を、初期化に際してはこれら
のゲートを共に開くレベルにし、そして初段単位の入力
には初期化したい高／低レベルを加えることを特徴とす
るレジスタ初期化方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1147027A JPH0312899A (ja) | 1989-06-09 | 1989-06-09 | レジスタ初期化方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1147027A JPH0312899A (ja) | 1989-06-09 | 1989-06-09 | レジスタ初期化方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0312899A true JPH0312899A (ja) | 1991-01-21 |
Family
ID=15420885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1147027A Pending JPH0312899A (ja) | 1989-06-09 | 1989-06-09 | レジスタ初期化方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0312899A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5067232A (en) * | 1990-05-16 | 1991-11-26 | Siemens Aktiengesellschaft | Method for contacting shielding plates |
-
1989
- 1989-06-09 JP JP1147027A patent/JPH0312899A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5067232A (en) * | 1990-05-16 | 1991-11-26 | Siemens Aktiengesellschaft | Method for contacting shielding plates |
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