JPH03129448A - データ転送制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、メモリと周辺装置との間のデータ転送をダイ
レクト・メモリ・アクセス（以下ＤＭＡと記す）方式で
行うデータ転送制御装置に関する。

〔従来の技術〕

マイクロコンピュータを利用した情報処理システムにお
いては、周辺装置とメモリ間で大量のデータ転送を行な
い、これらのデータを中央処理装置で処理、加工してさ
らに別の周辺装置、記憶装置へ転送するといった使用例
が多い。この場合、周辺装置から中央処理装置（以下Ｃ
ＰＵと記す）へ割り込み発生し、割り込みルーチンでそ
のようにデータ転送を行なうと、ＣＰＵのオーバヘッド
（割り込み処理のための時間）が増大し、システムのデ
ータ処理効率が低下するため、データ転送を専門に制御
するデータ転送制御装置としてダイレフト・メモリ・ア
クセス（以下ＤＭＡと記す）・コントローラが提供され
ている。

従来よりＤＭＡ転送を行なう場合、ＣＰＵにおいて予め
ＤＭＡコントローラに各種制御情報を設定しておき、周
辺回路よりＤＭＡ要求が指示されると周辺回路に所定の
転送用バッファとメモリとの間でＤＭＡによりデータ転
送を行っている。

ＤＭＡ転送では周辺回路（例えば通信制御回路、印字制
御回路、表示制御回路など）からＤＭＡ要求をＤＭＡコ
ントローラ（以下ＤＭＡＣと記す）が検知すると、ＤＭ
ＡＣはＣＰＵヘバス制御権ノ空は渡しを要求する。

この要求をＣＰＵが検知すると、ＣＰＵは現在実行中の
プログラム処理を中断し、アドレスバス、データバスの
バス制御権を、ＣＰＵがＤＭＡＣに渡す。するとＤＭＡ
Ｃは空いたバスを利用して、アドレス情報、リード／ラ
イト制御信号を発生し、ＤＭＡ要求を発生した周辺回路
の所定の転送バッファ（Ｉｌｏ）とメモリ間でデータ転
送をＣＰＵを介することなしに行たう。

このようなりＭＡ転送動作を繰り返して所定数のデータ
転送が完了すると、ＤＭＡフンローラはＣＰＵに対して
ＤＭＡ完了な通知する。ＣＰＵはＤＭＡ完了を検出する
と、周辺回路からメモリへのＤＭＡ転送の場合はメモリ
をアクセスして転送されたデータに対する処理を実行し
、メモリから周辺回路へのＤＭＡ転送の場合は次に転送
すべきデータをメモリに書き込む。

〔発明が解決しようとする課題〕

ところで、近年の情報処理システムではデータ処理の効
率、スピードをさらに高める目的で、ＤＭＡＣからのＤ
ＭＡ完了通知をまたないで任意のタイミングでメモリか
らＤＭＡ転送によるデータを読み出して処理したり、次
に転送すべきデータをメモリに書き込んだりすることが
要求されている。

そのためには、ＤＭＡ転送があったのかどうか、あった
場合メモリのどのアドレスまでデータが周辺回路から転
送されたのか、あるいはどのアドレスまで周辺装置に転
送されたのかを検出しなげればならない。すなわち、Ｄ
ＭＡＣの実行状態をＣＰＵがプログラムでモニタする必
要があり、そのためのオーバーヘッドが問題となる。こ
のことは、ＤＭＡＣを応用した情報処理システムの設計
を行う際に、本来必要なＣＰＵによる周辺回路のデータ
処理時間の他に、上記プログラム処理の所用時間をマー
ジンとして見込んだ設計を行う必要があり、情報処理シ
ステムの処理能力を制約するといった問題があった。

したがって、本発明の目的は、改良されたデータ転送制
御装置を提供することにある。

本発明の他の目的は、メモリからＤＭＡ転送によるデー
タの読み出しおよび／又はＤＭＡ転送すべきデータのメ
モリの書き込みを任意のタイミングで容易に実行可能と
すべて構成を備えたデータ転送制御装置を提供すること
にある。

本発明のさらに他の目的は、ＤＭＡ転送に用いられるメ
モリの所定領域をリング構造のバッファとして使用する
ことを可能としたデータ転送制御装置を提供することに
ある。

〔課題を解決するための手段〕

本発明によるデータ転送制御装置は、メモリのＤＭＡ転
送領域として割合てられた領域のうち所定のアドレスに
関連するアドレスを格納する第１のレジスタと、転送す
べきデータ数を格納する第２のレジスタと、これら第１
および第２のレジスタを使ってＤＭＡ方式によりメモリ
と周辺回路との間のデータ転送を実行するＤＭＡ制御手
段と、メモリのアクセスに使用されるアドレス情報を格
納する第３のレジスタと、この第３のレジスタの格納ア
ドレス情報を用いたメモリアクセスであって上記ＤＭＡ
によるメモリアクセスとは逆のメモリアクセスが実行さ
れる毎に第３のレジスタの格納アドレス情報を更新する
手段と、ＤＭＡ方式によるデータ転送が実行される毎に
その値が増加（又は減少）され、第３のレジスタの内容
を用いたメモリアクセスが実行される毎にその値が減少
（又は増加）される計数手段とを備えることを特徴とし
ている。

このように、第３のレジスタは次に読み出すべき転送デ
ータ又は次に書き込むべき転送データのメモリのアドレ
ス情報を格納していることになり、計数手段の内容はＣ
ＰＵが未処理の転送データ数又は未転送のデータ数を示
している。したがって、ＣＰＵは計数手段の内容をみる
だけでＤＭＡ転送完了をまたないデータ処理を起動が可
能かどうかを知ることができ、かつ処理すべきデータ数
も判別できる。しかも、データ処理のためのメモリアク
セスに必要なアドレス情報は第３のレジスタに格納され
ており、同アドレス情報を生成するためのプログラム処
理を必要としない。

かくして、任意のタイミングでメモリから転送データを
読み出すことができ、メモリに転送スべきデータを書き
込むことができる。

〔実施例〕

以下、図面を用いて本発明の実施例を詳述する。

第１図は本発明の一実施例によるデータ転送制御装置と
してのＤＭＡＣｌ０を内蔵するマイクロコンピュータ１
を用いた情報処理システムの構成を示すブロック図であ
り、第２図はＤＭＡＣ１０の要部構成を示すブロック図
である。マイクロコンピュータ１は中央処理装置１１（
以下、ＣＰＵと記す）と、データのリード／ライト用バ
ッファ（Ｉ　１０）を備えた周辺装置１２（特に本実施
例ではシリアルデータ通信制御回路）およびメモリ２間
とのデータ転送処理をＣＰＵＩＩの処理動作とは排他的
に実行制御するダイレクト・メモリ・アクセス・コント
ローラ１０　（以下、ＤＭＡＣと記す）を有している。

マイクロコンピュータｌは周辺装置１２で受信した外部
装置（図示せず）からのデータをＤＭＡＣ１０を用いて
ＤＭＡ転送によりメモリ２に転送し、ＤＭＡ転送したデ
ータをプログラム処理して周辺装置３（本実施例では表
示制御回路）に送るといった情報処理システム全体の制
御を行なう。

周辺装置３．はマイクロフンピユータ１より送られたデ
ータを元に画像処理を行って表示部４　（例えばＣＲＴ
）に出力する。

マイクロコンピュータｌのＣＰＵＩＩは、内部にプログ
ラムカウンタ、プログラムステータスワード、各種制御
レジスタ等を含み、各種命令の実行制御を行ない、さら
にＤＭＡＣ１０との間でバス５についての制御権の授受
を含む動作制御を行つ。バス５はアドレス、データおよ
びコントクールバスを有する。

メモリ部２は、ＣＰＵ１１のプルグラムメモリのデーダ
メモリとを含み、ＣＰＵＩＩとＤＭＡ　Ｃ１０の制御に
より情報処理装置の各種データを記憶する。メモリ部２
のデータメモリはＤＭＡ転送領域に割り合てられた領域
を有する。

マイクロコンピュータ１のＤＭＡＣｌ０は、第２図に示
すように、ＤＭＡ転送を行う際の、転送先メモリ領域の
先頭アドレス情報（初期値）を格納するメモリ・アドレ
ス・モジューロ・レジスタ（ＭＡＲＭ）１０２と、ＤＭ
Ａ転送実行時のカレント・メモリ・アドレスを記憶する
メモリ・アドレス・レジスタ（ＭＡＲ）１０１と、ＤＭ
Ａ転送の実行回数（初期値）を設定するターミナル・カ
ウンタ・モジュロ・レジスタ（ＴＣＭ）１１２と、ＤＭ
Ａ転送り実行回数を記憶するターミナル・カウンタ（Ｔ
Ｃ）１１１と、ＣＰＵＩＩが次に読みだすべきメモリ領
域の先頭アドレスを指定するリード・ポインタ（ＲＰ）
１０３と、１回のＤＭＡ転送を実行する毎にカウントア
ツプされ、ＣＰＵ１ｌが（ＲＰ）１０３の内容な読み出
す毎にダウンカウントするアップ・ダウン・カウンタ（
Ｕ／Ｄカウンタ）１２０と、Ｕ／Ｄｂ’ｙ７タ１２０の
値と内部に設定されたデータの比較を行い、両者が等し
くなると一致信号２５を出力するコンベアーＬ／ジスタ
（ＣＯＭＰ）ｌ　２１と、ＭＡＲＩＯＩの内容またはＲ
Ｐ１０３の内容をインクリメントまたはデクリメントす
るＩＮＣ／ＤＥＣ回路１００と、ＲＰ１０３の値と内部
に設定されたデータとの比較を行ない両者が一致すると
信号４１を発生する第２のコンベアレジスタ（ＣＯＭＰ
）１０５と、ＲＰ１０３に両設定すべきアドレスデータ
を格納するレジスタ（ＭＡＲＥ）１０６と、ＴＣＩＩＩ
の内容をデクリメントするデクリメンタ回路（ＤＥＣ）
１１０とを有する。さらに、システムバス５とのリード
／ライトバッファデータの転送方向とアクセスタイミン
グ等の制御情報を記憶するコントロールレジスタ、およ
びＤＭＡ動作の禁止許可フラグ（共に図示せず）を有し
、ＣＰＵとのバス５の制御権の授受およびＤＭＡ転送の
タイミング制御ならびに内部の各制御レジスタの更新制
御を実行してＤＭＡＣ全体の制御を行う実行制御回路１
５０を備えている。なお、図面の複雑化を避けるために
、制御回路１５０と各レジスタとのデータのり一ド／ラ
イト線は省略する。

次に本実施例の動作を説明する。本実施例では、Ｄｈｉ
ＡＣｌｏは周辺装置１２からの要求にもとづきメモリ２
の第３図（ａ）に示すＤＭＡ転送領域に周辺装置１２か
ものデータをＤＭＡ転送する。

まず、ＣＰＵＩＩはＤＭＡ転送処理に先だってｆｆ１４
図（Ａ）に示すようにＤＭＡＣｌ０の初期設定処理をプ
ログラムにもとづき実行する。すなわち、ＭＡＲＭｌ、
０２．ＭＡＲＬ　Ｏ１，ＲＰｌ　０３にＤＭＡ転送先メ
モリ領域（エリアａ）の先頭アドレスを設定する（４０
１）。ＴＣＩＩＩおよびＴＣＭ１１２にはエリアａのデ
ータ数（例えばバイトデータの転送を行うときにはエリ
アａの先頭アドレスから最終アドレスまでのデータバイ
ト数）＝１が設定される（４０２）。ＣＯＭＰ　１２１
は上記データ数−α（αはＯ乃至数バイト）が設定され
る（４０３）。Ｕ／Ｄカウンタ１２０は°“Ｏ”に初期
化しておく（４０４）。ＣＯＭＰ　１０５にはＤＡＭ転
送領域の終端アドレス−■が設定される（４０５）。そ
して、制御部１０５内の許可フラグがセットされＤＭＡ
スタートが許可される（４０６）。

ＣＰＵＩＩはその後プログラムにもとづき別の処理を続
行するが、ＤＭＡＣ１０からのＨＬＤＲＱ２２の発生を
専用のハードウェア手段により常にチエツクしている。

一方、周辺装置１２は、ＤＭＡ転送要因（例えばデータ
の受信動作完了）が発生すると、ＤＭＡＣ１，ＯへＤＭ
Ａ要求２０を伝える。これによってＤＭＡＣ１Ｏは第５
図（Ａ）に示す流に従って動作する。すなわち、周辺装
置１２よりＤＭＡＣ１０へＤＭＡ要求２０が伝えられる
と（５０１）、実行制御回路１５０はバスホールド要求
信号（ＨＬＤＲＱ）２２をアクティブにしてＣＰＵＩＩ
にバス制御権を要求する（５０２）。

ＣＰＵ１１はＨＬＤＲＱ２２がアクティブになると実行
中のプログラム処理を中断して、ＰＣ。

ｐｓｗ、各種レジスタ類の内容をプログラム中断状態の
まま保持しつつバス出力信号をノ・インピーダンスとし
つつ、ホールド・アクノリッジ信号（ＨＬＤＡＫ）２３
をアクティブにしてＤＭＡＣｌ０にバス制御権を与えた
ことを伝える。なお、ＣＰＵＩＩ及びＤＭＡＣ１０とも
バス制御権を放棄した側のバス５への出力はハイ・イン
ピーダンスとなり、他方のバス制御権を得た側の出力に
よりバス５は制御信号のアクティブ、インアクティブが
制御される。

ＤＭＡ実行制御部１５０はＨＬＤＡＫ２３のアクティブ
を検出すると（５０３）、周辺装置１２に対してアクテ
ィブレベルアクノリッジ信号（ＤＭＡＡＫ）２１を出力
して周辺装置１２に転送データなバス５上に読み出させ
る（５０４）。同時にＭＡＲ１０１の内容を用いてバス
５を介してデータライトアクセスを実行しく５０５）、
周辺装置１２から読み出された被転送データをバス５を
介してメモリ部２に伝え書き込みを行う。

−回のＤＭＡ転送の実行終了ごとにＭＡＲ１０１の内容
は信号線３５を介してＩＮＣ／ＤＥＣ回路１００に読み
だされ“Ｉｎインクリメントされた後、信号線３０７を
介して書き戻される（５０６）。

またＵ／Ｄカウンタ１２０の内容が信号線Ｕ（３８）に
より１”カウントアツプされる（５０７）。

ＴＣＩＩＩの内容は信号線３１を介してＤＥＣ回路１１
０に読み出され“１″デクリメントされた後信号線３０
を介して書き戻される（５０８）。

このとき、ＴＣｌｌｌに設定された所定回数のＤＭＡ転
送が実行され、ＤＥＣ回路１１０でＴＣｌｌｌのデクリ
メントの結果ポローが発生すると（５０９）、ボロー信
号３３が発生し、ＭＡＲＭ１０２及びＴＣＭ１１２の内
容は各々ＭＡＲＩＯＩとＴＣｌｌｌにロードされる（５
１０）。従って、この後に周辺装置１２からＤＭＡ要求
２０が発生しＤＭＡ転送実行されるときには、再びメモ
リ２のエリアａの先頭アドレスからＤＭＡ転送が実行さ
れ、つまりエリアａの領域をリング構造として同領域で
繰り返しＤＭＡ転送を行うことができる続いてＤＭＡＣ
１Ｏは周辺装置１２からのＤＭＡ要求２０がアクティブ
かどうか判定しく５１１）、アクティブでなければＨＬ
ＤＲＱ２２信号をイン・アクティブにして（５１２）、
ＣＰＵＩＩにバス制御権の放棄を伝えステップ５０１に
戻Ｆ）ＤＭＡ転送動作を終了する。周辺装置１２からの
ＤＭＡ要求２０がアクティブである時には、ステップ５
０４に戻り、再び上記のＤＭＡ転送動作を繰り返す。

ＣＰＵＩＩはバス制御権を取り戻すと、ＰＣｌｐｓｗ、
及び各種レジスタ類がすべて前の値を保持しているため
、中断したプログラム処理を即時に再開することができ
る。

本実施例では、ＤＥＣＩＩＯからボロー信号３３が出力
される前にＣＰＵＩＩがメモリ２のエリアａからＤＭＡ
転送データを読みだすことを容易に実現しており、その
ためのプログラム動作が第４図（Ｅ）に示されている。

すなわち、まずＣＰＵ１１はＵ／Ｄカウンタ１２０の内
容を読み出しく４１０）、メモリ２にＤＭＡ転送された
データ数を得る（４１１）。Ｕ／Ｄカウンタ１２０の内
容が０”でなければ少なくとも一回以上のＤＭＡ転送が
実行されたことを示しており、この時は続いてＲＰ１０
３の内容を読み出し、ＤＭＡ転送データを記憶している
メモリ２の先頭アドレスを得る。ＲＷＰ　１０３の読み
出しがＤＭＡＣｌ０の初期設定後、初めてであれば、Ｒ
Ｐ　１０３にはエリアａの先頭アドレスが記憶されてい
る。ＣＰＵ１１はＲＰ　１０３の内容を読みだし、読み
出したデータをアドレスとしてメモリ２の間接アドレッ
シングを行うことで、ＤＭＡ転送されたデータを読み出
す（４，１２）、そして、読み出したＤＭＡ転送データ
に対して所定の処理を実行し表示バス５を介して表示制
御回路３へ転送する（４１３）。

一方、ＤＭＡＣ１０側では、ＲＰ１０３の内容がＣＰＵ
ＩＩに内容が読み出される毎に、第５図（Ｂ）の処理が
実行される。すなわち、実行制御部１５０）：！ＲＰ１
０３の内容をデータ線３６に出力し、ＩＮＣ／ＤＥＣ回
路１００によりインクリメントしてその結果をデータ線
３７を介してＲＰ１０３に書き戻す（５２０）。このと
き、ＲＰ１０３の更新はＤＭＡ転送実行時のＭＡ　Ｒ１
０１の更新内容に等しく行われる。例えば１回のＤＭＡ
転送毎にＭＡＲｌｏｌの内容が“ｌ”インクリメントさ
れるのであれば、ＲＰ１０３はＣＰＵＩＩに１回読み出
される毎に内容が“ｌ”インクリメトされる。ＩＮＣ／
ＤＥＣ１００はさらに信号（Ｄ）３９を発生しＵ／Ｄカ
ウンタ１２０を“１”ダウンカウントさせる。ＲＰ１０
３の内容はデータ線４０を介してＣＯＭＰ　１０５によ
って監視されており、その内容がエリアａの（終端アド
レス−ｌ）を指している際には、ＣＯＭＰｌ　０５は信
号４１を発生しく、５２１）、ＭＡＲＥ　１０６の内容
がＲＰ　１０３に書き込まれる（５２２）。

Ｕ／Ｄカウンタ１２０はＣＰｔＪｌｌがＲＰ　ｌ　０３
の内容を読み出す毎に″１″カウントダウンされ、ＤＭ
Ａ転送が実行される毎に１“カウントア、。

ブされる。したがって、Ｕ／Ｄカウンタ１２０の内容は
、まだ読み出されていないＤ　ＭＡ転送されたデータ数
を示し、ＲＷＰ　Ｉ　Ｏ３の内容は次に読み出すべきＤ
ＭＡ転送されたデータの先頭アドレスを示している。

第４図（Ｂ）に戻って、ＣＰＵＩＩはプログラム処理で
Ｕ／Ｄカウンタ１２０の内容が“０″になるまで（４１
４）、繰り返しエリアａに書き込まれたＤＭＡ転送デー
タの読みだして所定の処理を実行する。

ＤＭＡＣ１０のＵ／Ｄカウンタ１２０の内容はＣＯＭＰ
ｌ　２１でモニタされており、ＣＯＭＰ　１２１にはプ
ログラムによりメモリ２の“ＤＭＡ転送領域（エリアａ
）のデータ数−α（α：０〜数ワ一ド程度）”が設定さ
れている。ＤＭＡ転送が実行され、Ｕ／Ｄカウンタ１２
０の内容がＣＯＭＰ１２１に一致すると一致信号２５を
実行制御部１５０に伝える。実行制御部１５０は一致信
号２５が伝えられたことにより、ＣＰＵＩＩにＤＭＡ転
送データの引き取り要求するＤＭＡ割り込み（ＤＭＡＩ
ＮＴ）２４を発生する。ＤＭＡＩＮＴ２４は、ＣＰＵＩ
Ｉに引き取られていないＤ　Ｍ　Ａ転送データでエリア
ａが一杯になっている事を示しており、そのまま放置す
れば、次に発生するＤＭＡ転送でエリアａの内容がオー
バライドされてしまう。従って割り込み処理プログラム
により直ちにＣＰＵＩＩはデータの読みだしを実行する
。

なおＣＯＭＰ１２１にはＣＰＵＩＩにおけるＤＭＡ割り
込み２４の受付遅延を考慮して、エリアａの実際のデー
タ数よりも数ワード分少ない値を設定した方が好ましい
。

以上説明したように、本実施例のＤＭＡＣを内蔵したマ
イクロコンピュータ１においては、　ＣＰＵがＤ　ＭＡ
、　Ｃを一回初期化するだけで、ＤＭＡ転送を行ったメ
モリの同一転送領域に繰り返しＤＭＡ転送を実行する。

またＤＭＡ転送領域の専用読み出しポインタと、ＤＭＡ
転送が実行されると自動的にカウントアツプされ、ＣＰ
Ｕが専用読み出しポインタによりＤＭＡ転送領域からデ
ータの読み出しを行うと自動的にカウンタダウンされる
Ｕ／Ｄカウンタとを利用することにより、ＤＭＡ転送バ
ッファとして使用するメモリ領域をＣＰＵは第３図（ｂ
）に示すように論理的にリング構造をしているバッファ
として扱うことが可能である。このためＣＰＵは任意の
タイミングでＤＭＡ転送バッファの内容を読み出して、
必要なデータ処理を行うことができる。

第２の実施例を第４図を用いて説明する。

本実施例が第１の実施例の異なるのはＤＭＡ　Ｃ１０内
の実行制御部１５０で、実行制御部１５０内のＤＭＡ転
送許可フラグ４５１がＣＯＭＰ　１２１の一致信号２５
の発生により自動的にリセットする機能を付加して構成
されたものである。

実行制御部１５０の他の動作及びマイクロコンピュータ
１とＤＭＡＣ１０の他の構成要素の動作は第１の実施例
と同一であるから説明を省略する。

本実施例ではＣＰＵＩＩはその初期設定処理でＤＭＡ転
送許可フラグ４５１をセットしてＤＭＡスタートを許可
する。ＤＭＡＣ１０が周辺装置１２からのＤＭＡ要求２
０によりＤＭＡ転送を実行し、Ｕ／Ｄカウンタ１２０が
カウントアツプし続けた結果、ＣＯＭＰｌ　２１から一
致信号２５が発生するとＤＭＡ転送許可フラグ４５１が
自動的にリセットされ、ＤＭＡ転送禁止状態になる。こ
のためＣＰＵＩＩに引き取られていないＤＭＡ転送デー
タでＤＭＡ転送バッファが一杯になっている状態で、次
にＤＭＡ転送が発生して転送バッファの内容がオーバラ
イドされてしまうことはない。

かかる構成では、例えば情報処理システムに何等化の異
常が発生したため以前の受信データが未処理のまま残っ
ている場合、この後に送られてくる通信データはそれを
破棄し、後に再度通信を要求する、といったハンドシェ
イクを行う情報処理システムに有効である。前述のとお
り、一致信号２５によってＤＭＡＩＮＴ２４が発生され
、ＣＰＵ１がメモリ内のデータ処理を終了した後、許可
フラグ４５１は再度セットされる。

なお、上記実施例において、メモリ・アドレス・レジス
タＭＡＲＩＯＩはインクリメントするものとして説明し
たが、デクリメントする場合においても効果は変わらな
い。

上記各実施例では、周辺装置からメモリへのＤＭＡ転送
について示したが、メモリから周辺装置へのＤＭＡ転送
もあり、以下、かかる転送について説明する。

第７図は本発明の第３の実施例によるデータ転送制御装
置としてのＤＭＡＣ２１２を内蔵するマイクロコンピュ
ータ２００を用いた情報処理システムの構成を示すブロ
ック図で、第８図はＤＭＡＣ２１２の要部構成を示すブ
ロック図である。マイクロコンピュータ２００は中央処
理装置ＣＰＵ２１０と、周辺袋［２１０（例えばデータ
受信制御回路）と、周辺装置２４０およびメモリ２３１
間のデータ転送処理を実行制御するデータ処理回路とし
てのダイレクト・メモリ・アクセス・コントローラ（Ｄ
ＭＡＣ）２１２とを有している。

マイクロコンピュータ２００は、周辺装置２１０で受信
した外部装置からのデータおよび／又はメモリ２３１内
のストアデータに対しプログラム処理してメモリ２３１
内のＤＭＡ転送元領域２３０に書き込み、ＤＭＡＣ２１
２を用いて周辺装置２４０（例えばプリンタ制御装置）
に転送するといった情報処理システム全体の制御を行な
う。

周辺装置２４０は、データのリード／ライト用バッファ
を備えており、ＤＭＡＣ２１２により上記バッファに送
られたデータを基に、印字処理。

表示処理等の周辺装置固有の処理を行う。

メモリ２３１は、ＣＰＵ２１１のプログラム領域とデー
タ領域、およびＤＭＡ転送元領域２３０を含み、ＣＰＵ
２１１とＤＭＡＣ２１２のいずれかの制御によりバス２
５０を介して情報処理システムの各種データを一時記憶
する。

マイクロコンピュータ２００のＣＰＵ２１１は、内部に
プログラムカウンタ、プログラムステータスワード、各
種制御レジスタ等を含み、各種命令の実行制御と、ＤＭ
ＡＣ２１２との間でのアドレス・バス、データ・バス、
リード信号、ライト信号を含むバス５の使用権の授受制
御とを含む動作制御を行う。

マイクロコンピュータ２００のＤＭＡＣ２１２は、第８
図に示すように、ＤＭＡ転送元領域２３１の（最終アド
レス＋１）の値を記憶するメモリ・アドレス・レジスタ
（ＭＡＲ）３０６と、実行すべきＤＭＡ転送回数（初期
値）を設定するターミナル・カウンタ・モジュロ・レジ
スタ（ＴＣＭ）３０３と、実際に実行されたＤＭＡ転送
回数を記憶するターミナル・カウンタ（ＴＣ）３０２と
、ＭＡＲ３０６からＴＣ３０２を減算、あるいはＭＡＲ
３０６からＴＣＭ３０３を減算してアドレスを生成する
アドレス生成回路（ＡＤＭ）３０４と、ＣＰＵ２１１が
次に書き込むべきメモリ領域の先頭アドレスを指定する
ライト・ポインタ（ＷＰ）３０８と、１回のＤＭＡ転送
を実行する毎にカウントアツプし、ＣＰＵ２１１７５Ｓ
ＷＰ３０８の内容を読み出す毎にカウントダウンするこ
とにより、ＤＭＡ転送領域内の空き領域のデータ数を示
すアップ・ダウン・カウンタ（Ｕ／Ｄカウンタ）３０９
と、Ｕ／Ｄカウンタ３０９の値との比較値を格納し、比
較の結果等しくなると一致信号３１１を出力するコンベ
ア・レジスタ（ＣＯＭＦ）３１０と、ＷＰ３０８の内容
が読み出される毎にその内容を更新するポインタ更新部
３０７と、ＴＣ３０２の内容をデクリメントするデクリ
メンタ３０１とを有する。さらに、ＣＰＵとの間のバス
５の使用権の授受制御と、データの転送方向とアクセス
タイミング等の制御情報を記憶するコントロールレジス
タおよびＤＭＡ転送許可フラグを基に、ＤＭＡ転送動作
時の転送タイミング制御ならびに内部者制御レジスタの
更新制御を含むＤＭＡＣ全体の制御とを行う実行制御部
１００を備えている。

本実施例のＤＭＡＣ２１２はメモリ２３１から周辺装置
２４０へＤＭＡ転送でデータを転送しており、以下その
動作について具体的に説明する。

まず、ＣＰＵＩＩ側のソフトウェア処理について説明す
る。ＣＰＵＩＩはＤＭＡ転送処理に先だって第１０図（
Ａ）のフローに示すように初期設定処理を行う。まず、
ＷＰ　３０８にＤＭＡ転送元領域２３０の先頭アドレス
を設定しくステップ１．００１）、ＭＡＲ３０６に“Ｄ
ＭＡ転送元領域２３０の最終アドレス＋１″を設定する
（ステップ１００２）。次に、ＴＣ３０２，ＴＣＭ３０
３、Ｕ／Ｄカウンタ３０９にＤＭＡ転送元領域２３０の
データ数（例えばバイトデータの転送を行うときには領
域２３０の先頭アドレスから最終アドレスまでのデータ
バイト数）を設定する（ステップ１００３）、また、Ｃ
ＯＭＰ　３１０に“ＤＭＡ転送元領域２３０のデータ数
−α“（α：０〜数バイト程度）を書き込む（ステップ
１００４）。その後、ＷＰ３０７を利用した転送すべき
データの書き込みをＵ／Ｄカウンタ３０９の値がＣＯＭ
Ｐ３１０の値より小さくなるまで実行しくステップ１０
０６．１００７）、ＤＭＡ許可フラグをセットしてＤＭ
Ａ転送をスタートする（ステップ１００８）。

前述のとおり、転送すべきデータをメモリの領域３１０
に書き込むごとにＷＰ　３０７の内容を更新されＵ／Ｄ
カウンタ３０９の内容はダウンカウントされる。

ＣＰｔＪｌｌは上記のＤＭＡ初期設定処理を終了後は、
プログラムに従って他の処理を続行する。

この処理において、周辺装置ｌＯから受信したデータお
よび／又はメモ！Ｊ２３１の他の領域のデータを基に転
送すべきデータを生成すると、その時点でその生成した
データをＤＭＡ転送元領域３０に書き込むことができる
。すなわち、このＣＰＵＩＩによる書き込み処理を第４
図（Ｂ）に示すように、まず、Ｕ／Ｄカウンタ３０９の
内容を読み出す（ステップｌ　０１０）。Ｕ／Ｄカウン
タ３０９の値がＯであるとき、すなわちＤＭＡ転送が実
行されずにＤＭＡ転送元領域２３０に空き領域がないと
き、データの書き込み処理は行わない（ステップ１０１
１）。Ｕ／Ｄカウンタ３０９の値が０以外のとき、ＷＰ
３０７が指し示すＤＭＡ転送元領域２３０のアドレスに
データを書き込み（１０１２）、この処理をＵ／Ｄカウ
ンタ３０９の値が示す回数分実行する（１０１３）。な
お、転送すべきデータがＵ／Ｄカウンタ３０９が示ス数
分揃ってい紅いときは用意されているデータ書き込む終
了する。このように、ＣＰＵ１１はプログラム処理で、
ＤＭＡ転送元領域２３０に空き領域がある限り任意のタ
イミングでＤＭＡ転送データの書き込みを繰り返し行う
ことができる。

一方、第１０図（Ａ）のＣＰＵ２１１のステップ１００
８によりＤＭＡスタートを許可されたＤＭＡＣ２１２は
第１１図にフローに従って動作している。

すなわち、周辺装置２がＤＭＡ転送要因の発生により、
ＤＭＡ実行制御部３００に対しＤＭＡ転送要求信号２２
０を活性化する。実行制御部３００はＤＭＡ転送要求信
号２２０が活性化されると（１１１１）、Ｉ（ＬＤＲＱ
２２２をアクティブにしてＣＰＵＩＩにバス使用権を要
求する（１１１２）。

ＣＰＵ２１１はＤＭＡＣ２１２からのＨＬＤＲＱ２２２
の発生を常にモニタしながら、所定のプログラム処理を
実行している。ＨＬＤＲＱ２２２が活性化状態となった
ことを検知すると、実行中のプログラム処理を中断して
、ＰＣ，ＰＳＷ、　各種レジスタ類の内容をプログラム
実行時の値のまま保持し、バス出力信号なハイインピー
ダンスとして、ホールド・アクノリッジ信号ＨＬＤＡＫ
　２２３を活性化してＤＭＡＣ２１２にバス使用権を与
えたことを伝える。

ＤＭＡＣ２１２は、ＨＬＤＡＫ２２３のアクティブレベ
ルを検出すると（１１１３）、ＡＤＭ３０４にＭＡＲ３
０６からＴＣ３０２の値を減算させてアドレス情報得（
１１１４）、そのアドレス情報をバス２５０に出力して
メモリリードサイクルを起動する（１１１５）。その結
果、ＤＭＡ転送元領域２３０からの転送データがバス２
５０上に読み出される。又、周辺装置２４０に対してア
クノリッジ信号２２１を出力する（１１１６）。

これにより、周辺装置２４０は転送データを取り込む。

−回のＤＭＡ転送の実行終了ごとにＴＣ３０２の内容は
デクリメンタ３０１に読み出され“ｌ″デクリメントれ
た後書き戻される（１１１７）。

これにより、ＭＡＲ３０６からＴＣ３０２の値を減算し
て生成されるＤＭＡ転送対象アドレスはＩＩ　Ｉ　ＩＩ
ずつインクリメント更新されていくことになる。また−
回のＤＭＡ転送の実行終了ごとにＵ／Ｄカウンタ３０９
の内容は゛１″カウントアツプされる（１１１７）。

周辺装置２４０からＤＭＡ転送要求信号２２０が続けて
発生している時（１１２０）には、再び上記のＤＭＡ転
送動作を繰り返す。周辺装置２４０から連続するＤＭＡ
転送要求信号２２０が発生していなげればＤＭＡＣ２１
２はＨＬＤＲＱ２２２信号をイン・アクティブにして（
１１２１）、ＣＰＵ２１１にバス使用権の放棄を伝えＤ
ＭＡ転送動作を終了する。

以上のＤＭＡ転送を繰り返し実行し、デクリメンタ３０
１でＴＣ３０２をデクリメントした結果ＴＣ＝０となり
（１１１８）、ＴＣ３０２に設定された所定回数のＤＭ
Ａ転送の実行を終了すると、実行制御部３００はＴＣＭ
３０３の内容をＴＣ３０２にロードする（１１１９）。

その後、周辺装置２４０からＤＭＡ転送要求信号２２０
が発生しＤＭＡ転送が実行されときには、再びメモリ２
３１のＤＭＡ転送元領域２３０の先頭アドレスからＤＭ
Ａ転送が実行される。このようにして、ＤＭＡ転送元領
域２３０を用いて繰り返しＤＭＡ転送を行うことができ
る。

一方、ＨＬＤＲＱ２２２のインアクティブによりＣＰＵ
２１１はバス使用権を取り戻すと、ＰＣ。

ｐｓｗ、及び各種レジスタ類がすべてプログラム処理中
断前の値を保持しているため、中断したプログラム処理
を即時に再開する。プログラム実行の再開により、ＤＭ
Ａ転送元領域３２０にデータを書き込む必要が生じると
、第１０図（Ｂ）に従ってその処理が実行される。デー
タ書き込み処理が実行される毎に、Ｕ／Ｄカウンタ３０
９の内容はＩＩ　】、　Ｉ＋カウントダウンし、ＷＰ　
３０　ｇの内容はＩＩ　Ｉ　Ｉ＋インクリメントする。

ＭＡＲ３０６は自身の値とＷＰ　３０８の更新結果の値
とを比較している。比較の結果一致を検出し、ＷＰ　３
０８がＤＭＡ転送元領域２３０の終端アドレスを越えた
場合、ＭＡＲ３０６は一致信号３０５をＡＤＭ３０４に
対して活性化する。ＡＤＭ３０４はこの一致信号３０５
の活性化を検出するとＭＡＲ３０６からＴＣＭ３０３の
値を減算してＷＰ３０８に書き込む。

これにより、ＷＰ　３０８はＤＭＡ転送元領域２３０の
先頭アドレスに更新される。かくしてＤＭＡＣ２１２の
各レジスタとメモリ領域２３０とは第９図の関係と又、
Ｕ／Ｄカウンタ３０９の値はＣＯＭＰ　３１０によって
モニタされている。ＤＭＡ転送に先立ちＣＯＭＰ３１０
にはプログラムにより゛ＤＭＡ転送元領域のデータ数−
α“が設定されている。ＤＭＡ転送が実行され、Ｕ／Ｄ
カウンタ３０９がカウント・アップしてＣＯＭＰ３１０
に一致すると一致信号３１１が実行制御部３００に伝え
られる。この一致信号３１１は、ＤＭＡ転送元領域にＤ
ＭＡ転送すべきデータが残っていないことを示している
。実行制御部３００は一致信号３１１が活性化状態にな
ったことを検知するとＣＰＵ２１１に対してＤＭＡ割り
込み要求信号２２４を発生する。

ＣＰＵＩＩは、ＤＭＡ割り込み要求信号２４０発生によ
り起動される割り込み処理で、ＤＭＡ転送を禁止状態に
するか、又はＵ／Ｄカウンタ３０９の値がＣＯＭＰ　３
１０の値より小さくなるまでＤＭＡ転送元領域２３０に
直ちにデータを書き込む。なお、αを“０〜数バイト程
度”としたのは、Ｃ０ＭＰ３１０が一致を検出してから
ＤＭＡ転送を禁止するか、あるいはデータをＣＰＵが書
き込むまでの遅延期間にも行われるＤＭＡ転送によって
ＣＰＵの未処理データが転送されてしまうことを防止す
るためのものである。

以上説明したように、本実施例のＤＭＡＣを内蔵シタマ
イクロコンピュータ２００によれば、メモリの同一転送
領域に対し繰り返しＤＭＡ転送が実行される。また、Ｄ
ＭＡ転送元領域の専用書き込みポインタと、ＣＰＵが専
用書き込みポインタによりＤＭＡ転送元領域にデータを
書き込むと自動的にカウントダウンし、ＤＭＡ転送が実
行されると自動的にカウントアツプするＵ／Ｄカウンタ
を利用することにより、ＣＰＵは書き込みアドレスを管
理することなくＤＭＡ転送元領域として使用するメモリ
領域をＣＰＵは論理的にリング構造をしているバッファ
として扱うことができる。

第４の実施例について第１２図を用いて説明す本実施例
が第３の実施例と異なるのは、ＤＭＡＣ２１２内の実行
制御部３００で、ＤＭＡ転送許可フラグ３３０がＣＯＭ
Ｐ３１０の一致信号３１１の発生により自動的にリセッ
トする機能が付加されている。実行制御部３００の他の
動作及びＤＭＡＣ２１２の他の構成、動作は第３の実施
例と同一であるのでここでは説明を省略する。

本実施例ではＣＰＵ２１１が実行するプログラムの初期
設定処理によりセットされたＤＭＡ転送許可フラグ３３
０は、一致信号３１１が発生すると、リセット状態とな
る。したがって、ＣＰＵ２１１がＤＭＡ転送データをＤ
ＭＡ転送元領域２３０に書き込む前に、ＤＭＡＣ２１２
がＤＭＡ転送元領域２３０からＤＭＡ転送データを読み
出すことが防止される。このフラグ３３０はＣＰＵ２１
１の割り込み処理で再セットされる。

第１３図に第５の実施例を示す。本実施例が第３の実施
例と異なるのは、ＣＰＵ２１１がＤＭＡ転送データを書
き込むべきメモリ領域の先頭アドレスをＭＡＲ３０６か
らオフセット・アドレス０ＦＦＡＤ３５０をＡＤＭ３０
４で減算して生成するものとした点である。ＤＭＡＣ２
１２の他の構成、動作は第３の実施例と同一であるので
ここでは説明を省略する。

本実施例において、ＣＰＵ２１１がデータをメモリ領域
に書き込むときの動作について説明する。

ＣＰＵ２１１は初期設定処理でＭＡＲ３０６に”ＤＭＡ
転送元領域２３０の最終アドレス＋１″を、０ＦＦＡＤ
３５０にＤＭＡ転送元領域２３０のデータ数をそれぞれ
あらかじめ設定しておく。

したがって、ＣＰＵ２１１からの転送元領域２３０のデ
ータ書込み要求に対し、ＤＭＡＣ２１２はＭＡＲ３０６
から０ＦＦＡＤ３５０の値を減算した値を書込みアドレ
スとして出力する。書き込みの度に、ポインタ更新部３
０７により０ＦＦＡＤ３５０の値は“１ｎデクリメント
される。したがって、データを書き込むアドレスは順次
自動的に更新される。０ＦＦＡＤ３５０のデクリメント
の結果、０ＦＦＡＤ＝０となりデータ書き込みアドレス
がＤＭＡ転送元領域２３０の最終アドレスを越えたとき
、実行制御部３００はＴＣＭ３０３の内容な０ＦＦＡＤ
３５０にロードする。なお、第１．第２の実施例に示し
たＤＭＡＣの構成は第３−第５の実施例としても使用で
き、その逆もできる。

〔発明の効果〕

以上説明したように、本発明のデータ転送制御装置（Ｄ
ＭＡＣ）を内蔵したマイクロコンピュタでは、転送回数
分のＤＭＡ転送が完了したときに自動的に次のＤＭＡ転
送のための制御情報を設定するため、ＣＰＵにより上記
情報の設定処理が不要となり、その結果ＤＭＡ転送要求
を保留する必要がなくなり、高速に周辺装置のＤＭＡ転
送要求に応答することができる。

また、ＣＰＵがＤＭＡ転送元領域にデータを書き込む度
に自動的に更新され、しかもＤＭＡ転送元領域を越える
ときに領域の先頭アドレス情報が自動的に設定される専
用読み出し又は書き込みポインタと、ＣＰＵがデータの
書き込みを行うと自動的にカウンタダウンし、ＤＭＡ転
送が実行されると自動的にカウントアツプするＵ／Ｄカ
ウンタとを利用することにより、ＣＰＵはＤＭＡ転送領
域を論理的にリング構造をしているバッファとして扱う
ことができる。このため、ＣＰＵとしては書き込みアド
レスの管理を一切行わずにＩ１０操作命令を実行するだ
けでデータの書き込みができるため、ＣＰＵの操作性が
非常によく、システム全体としての処理能力を大幅に向
上することができるといった効果がある。

さらに、ＤＭＡ転送元領域からＤＭＡ転送データが々く
なると割り込みを発生してＣＰＵに知らせたり、自動的
にＤＭＡ転送を禁止したりする。

従って、ＣＰＵの未処理データのＤＭＡ転送を防止する
と共に単一領域に対して繰り返しＤＭＡ転送を実行する
ことが可能である。

【図面の簡単な説明】

第１図は本発明の第一の実施例におけるＤＭＡＣを用い
た情報処理システム構成を示すブ□ツク図、第２図は第
１図のＤＭＡＣの要部構成を示すブロック図、第３図（
Ａ）、（Ｂ）は夫々本発明の第一の実施例におけるメモ
リのマツプ、第４図（Ａ）。 （Ｂ）は第１図のＣＰＵの動作を示すフローチャート、
第５図（Ａ）　、　（Ｂ）は第２図のＤＭＡＣの動作を
示すフローチャート、第６図は本発明の第二の実施例に
おけるＤＭＡＣの要部構成を示すブロック図、第７図は
本発明の第３の実施例におけるＤＭＡＣを用いた情報処
理システム構成を示すブロック図、第８図は第７図にお
けるＤＭＡＣの要部構成を示すブロック図、第９図は第
７図のメモリのマツプ、第１０図（＾）、（Ｂ）は第７
図に示したＣＰＵの処理フローチャート、第１１図は第
８図に示したＤＭＡＣの動作フローチャート、第１２図
は本発明の第４の実施例におけるＤＭＡＣの要部構成を
示すブ□ツク図、第１３図は本発明の第５の実施例にお
けるＤＭＡＣの要部構成を示すブロック図である。 １・・・・・・マイクロコンピュータ、２・・・・・・
周辺装置、３・・・・・・メモリ、５・・・・・・バス
、１０・・・・・・周辺装置。

Claims (1)

【特許請求の範囲】
1. メモリのダイレクトメモリアクセス（ＤＭＡ）転送領域
   として割合てられてた領域のうちの所定アドレスに関連
   するアドレスを格納する第１のレジスタと、転送すべき
   データ数を格納する第２のレジスタと、これら第１およ
   び第２のレジスタを使って、前記メモリと周辺装置との
   間のデータ転送を実行する実行手段と、前記メモリの前
   記領域のアクセスに使用されるデータを格納する第３の
   レジスタと、この第３のレジスタの内容を用いたメモリ
   アクセスが実行される毎に前記第３のレジスタの内容を
   更新する手段と、上記データ転送が実行される毎にその
   値を第１の方向に更新し前記第３のレジスタの内容を用
   いたメモリアクセスが実行される毎にその値を前記第１
   の方向とは反対の第２の方向に更新する手段とを備える
   データ転送制御装置。