JPH0312950A - 絶縁物被膜の形成方法 - Google Patents

絶縁物被膜の形成方法

Info

Publication number
JPH0312950A
JPH0312950A JP14890489A JP14890489A JPH0312950A JP H0312950 A JPH0312950 A JP H0312950A JP 14890489 A JP14890489 A JP 14890489A JP 14890489 A JP14890489 A JP 14890489A JP H0312950 A JPH0312950 A JP H0312950A
Authority
JP
Japan
Prior art keywords
layer
film
metal substrate
reaction layer
alloyed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP14890489A
Other languages
English (en)
Inventor
Hidetake Suzuki
鈴木 秀威
Tatsuo Matsumura
達雄 松村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP14890489A priority Critical patent/JPH0312950A/ja
Publication of JPH0312950A publication Critical patent/JPH0312950A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概 要〕 絶縁物被膜の形成方法、特に貴金属基体上に絶縁物被膜
を被着する方法に関し、 貴金属基体上に絶縁物被膜が強い密着強度で被着され、
且つパターニングに際してこの絶縁物被膜の浮き上がり
を発生せしめない方法の提供を目的とし、 第1の金属基体上に絶縁物被膜を形成するに際して、該
第1の金属基体上に該第1の金属と異種の第2の金属膜
を被着する工程、熱処理により該第1の金属基体と該第
2の金属膜との界面に相互拡散による該第1の金属と第
2の金属との合金化反応層を形成する工程、残留する該
第2の金属膜を除去して該合金化反応層を表出せしめる
工程、該合金化反応層上に絶縁物被膜を堆積する工程を
含み構成する。
〔産業上の利用分野] 本発明は絶縁物被膜の形成方法、特に貴金属基体上に絶
縁物被膜を形成する方法に関する。
例えばアルミナセラミクス基板上のマイクロ波回路(M
IC)に配設されるキャパシタや、モノリシックマイク
ロ波IC(MMIC)において半絶縁性GaAs基板上
に電界効果トランジスタ(FET)等と共に形成される
キャパシタ等においては、配線材料に用いられる金(A
u)等の貴金属電極上に密着性を高める機能を有する貴
金属以外の異種金属層を介して誘電体である絶縁物被膜
が被着されるが、この方法においては、パターニングに
際しての上記異種金属のサイドエツチングによる絶縁物
被膜の浮き上がり現象があって、容量値の減少や断線等
による製造歩留りや信頼性の低下があり、改善が望まれ
ている。
(従来の技術〕 従来、前記MICやMMICにおいてキャパシタは以下
に第3図(a)〜(b)を参照して説明する方法によっ
て形成されていた。
第3図(a)参照 即ち先ず、膜或いは基板からなる絶縁物基体1上に抵抗
体層として例えば窒化タンタル(TaN)層2を反応性
スパッタ法により形成し、その上に抵抗体層とAuとの
密着性を高めるための糊(接着剤)の働きをする第1の
密着層として例えば第1のニクロム(NjCr)層3を
蒸着法等により被着し、その上にキャパシタの下部電極
及び配線の一部となる第1の6蒸着層104八を被着し
、その上にキャパシタの下部電極及び配線の主部となる
第1のAuめっき層104Bを被着し、その上にAuと
誘電体膜との密着性を高めるための第2の密着層として
チタン(Ti)層5を蒸着法等により被着した後、この
Ti層5上に誘電体となる例えば二酸化シリコン(Si
Oz)被膜6をスパッタ法等により堆積し、その上に 
5iOz被膜6とAuとの密着性を高めるための第3の
密着層として例えば第2のNiCr層7を蒸着し、その
上にキャパシタの上部電極の一部となる第2のAu蒸着
層108Aを被着し、その上に上部電極の主部となる第
2のAuめっき層108Bを被着する。
第3図(b)参照 次いで第2のAuめっき層108B及び第2のAu蒸着
層108Aを同時にパターニングして上部細電極8を形
成し、次いで上部Au電極8をマスクにして第2のNi
Cr層7をパターニングし、次いで誘電体となるSiO
□被膜6とその下部のTi層5を上部Au電極8よりや
や大きめに同時にパターニングし、次いで第1のAuめ
っき層104Bと第1のへU蒸着層104A、第1のN
iCr層3、TaN層2を上記5i02被膜6のパター
ンよりもやや大きめにパターニングして下部に第1のN
iCr層3及びTaN層2を有する下部Au電極4を形
成する方法であった。なお上記第1のAuめっき層10
4Bと第1のAu蒸着層104Aによって形成される図
示しない配線パターンのパターニングは上記下部Au電
極4のパターニングと同時になされ、また図示しないT
aN層2からなる抵抗体層のパターニングは、上記電極
及び配線形成の際のTaN層のパターニングと同時に行
われる。
〔発明が解決しようとする課題〕
上記従来の工程において、SiO□被膜6のパターニン
グに際して、5i02被膜6と、その下部に密着層とし
て介在せしめられているTi層5とは、第4図に示すよ
うに、SiO□被膜6上に上部電極8を包含するそれよ
り大きめのレジストパターン9を形成し、これをマスク
にして〔弗酸(HF)十弗化アンモン(N114F) 
:]混液によるウェットエツチングによってパターニン
グされるが、この際延在する下部の第1のAuめっき層
104B上に表出残留するTi層5は完全に除去する必
要があるので、若干のオーハエソチングがかげられる。
その際絶縁物被膜直下部ちSiO□被膜6直下の金属層
即ちTi層5の横方向のエツチング速度は大幅に増速さ
れる傾向があるため、このTi層5のサイドエツチング
によってSiO□被膜6下に深いアンダカット部60を
生じ、これによるSiO□被膜6の浮き上がりのために
キャパシタ容量の大幅な減少や断線等の障害を生ずると
いう問題があった。
そこでTi層5の厚さを数10人程度に極度に薄くして
上記サイドエツチングを減少させることも試みられたが
、このように薄いTi層5は均一に且つ再現性良く形成
することが困難なために、5iOz被膜6と下部Au電
極4間の十分な密着強度が得られなかっ ノこ。
またTi層5の代わりにNiCr層等を用いても、表出
するNiCr層等をエツチング除去する際に上記同様に
サイドエツチングによるアンダカッ1へを生ずる。
そこで本発明は、貴金属基体上に絶縁物被膜が強い密着
強度で被着され、且つパターニングに際してこの絶縁物
被膜の浮き上がりを発生せしめない金属基体上への絶縁
物被膜の形成方法を提供することを目的とする。
〔課題を解決するだめの手段] 上記課題は、第1の金属基体上に絶縁物被膜を形成する
に際して、該第1の金属基体上に該第1の金属と異種の
第2の金属膜を被着する工程、熱処理により該第1の金
属基体と該第2の金属膜との界面に相互拡散により該第
1の金属と第2の金属との合金化反応層を形成する工程
、残留する該第2の金属膜を除去して該合金化反応層を
表出せしめる工程、該合金化反応層上に絶縁物被膜を堆
積する工程を含む本発明による絶縁物被膜の形成方法に
よって解決される。
〔作 用〕
即ち本発明の方法においては貴金属基体上に異種金属の
被膜を形成し、これを加熱し相互拡散によって合金化し
て、貴金属基体の表面に水分や酸素等の吸着物を取り込
んだ合金化反応層を形成し、この合金化反応層を貴金属
基体と絶縁物被膜間の密着層として用いる。
この合金化反応層は上記のように酸素等を取り込んだ組
織を有するために絶縁物との密着性が非常に良く、また
絶縁物被膜用のエツチング液に対する耐性も極めて高く
て絶縁物被膜のパターニングに際してサイドエツチング
されることはなく、またこの合金化反応層は貴金属基体
と同一エツチング液によりパターニングすることが可能
で特に表出する合金化反応層のみを選択的にエツチング
除去する必要がないため、合金化反応層除去に際しても
絶縁物被膜直下の絶縁物被膜がサイドエツチングされる
ことがないので、絶縁物被膜下にアンダカットを生ずる
ことがない。
従って貴金属基体上に被着された絶縁物被膜の剥離は防
止され、金属−絶縁膜−金属構造のキャパシタの形成に
適用した際には、容量の低下、断線の発生等による製造
歩留りや信頼性の低下が防止される。
〔実施例〕
以下本発明を、図示実施例により具体的に説明する。
第1図(a)〜(j)は本発明の方法の一実施例の工程
断面図、第2図は本発明の一実施例に係るMICの模式
平面図である。
全図を通じ同一対象物は同一符合で示す。
第2図は本発明の一実施例に係るMIMキャパシタを有
するMICの要部を示す模式平面図で、図中、1はアル
ミナセラミックスを用いた絶縁物基体、RはTaN層よ
りなる抵抗、Ll、L2、L3はAu層からなる回路配
線、Cはキャパシタ、P、はAu層からなる下部電極、
■は絶縁物(誘電体)被膜、P2はAu層からなる上部
電極、CRはキャパシタCの上部電極P2と配線し1と
を接続するコネククリボンを示す。
以下に本発明の方法を上記第2図に示すMICのMIM
キャパシタの形成に適用した一実施例について、同図の
A−A矢視断面について、第1図(a)〜(j)に示す
工程断面図を参照して具体的に説明する。
第1図(a)参照 本発明の方法により上記MIMを含むMICを形成する
に際しては、例えばアルミナセラミックスからなる絶縁
物基体l上に、従来同様に抵抗体となる例えば厚さ10
00人程度0TaN層2を通常のりアクティブスパッタ
法により形成し、次いで上記Ta8層2上に従来同様に
例えば蒸着法により厚さ1000人程度0T着層である
第1のNiCr層3を形成し、次いで上記第1のNiC
r層3上に従来同様厚さ1000人程度0T1のAu蒸
着層104Aを形成し、次いで上記第1のAu蒸着層1
04へ上に従来同様厚さ3μm程度の第1のAuめっき
層104Bを形成する。
0 第1図(b)参照 次いで、本発明の方法においては、前記第1のAuめっ
き層104Bu−に例えば蒸着法により1000人程度
0厚さにTi層5を形成する。
第1図(C)参照 次いで、この基板を窒素(N2)中において350・〜
400°Cで30分程度加熱し、Tiを第1のAuめっ
き層104B内に相互拡散によりシンターせしめ、第1
のAuめっき層104BのTi層5との界面即ち第1の
Auめっき層104Bの表面部に、Auめっき層104
Bとその上部に被着されるSjO□被膜との密着層とな
るTi/Au合金化反応層10を形成する。なお、上記
熱処理条件で形成されるTi/Au合金化反応層10の
厚さは100〜200人程度となる。
第1図(d)参照 次いで、例えば弗酸()IF)と過酸化水素(H20□
)との混液により、未反応のTi層5を総てエツチング
除去し第1のAuめっき層104Bの全面上にTi/A
u合金化反応層10を表出させる。
第1回(e)参照 次いで、従来と同様に上記Ti/Au合金化反応層10
上に、例えばスパッタにより誘電体膜である例えば厚さ
6000人程度0SiO2被膜6を堆積する。なお」1
記Ti/Au合金化反応層10は反応に際してAu−T
i界面に存在する酸素や水分等を取り込んで合金化され
るので、その上に堆積されるSiO□被膜6等の絶縁物
被膜とこのTi/Au合金化反応層10とは、非常に強
固に密着される。
第1図(f)参照 そして以後従来同様、上記SiO□被膜6上に蒸着法等
による厚さ1000人程度0厚2のNiCr層7 (密
着層)、蒸着法による厚さ1000人程度0厚2のAu
蒸着層108A、電気めっき法による厚さ3um程度の
第2のAuめっき層108Bを順次被着する。
第1図(局参照 次いで、従来同様に上記第2の篩めっき層108B上に
キャパシタの」二部電極パターンに対応する第1のレジ
ストパターン11を形成し、これをマスクにし〔沃化カ
リ(Kl)十沃素(I2))混液により第21 2 のAuめっき層108B及び第2のAu蒸着層108八
をパターニングして上部Au電極8を形成し、次いで塩
酸 (HCI)により表出する第2のNiCr層7を除
去する。
第1図(+1)参照 次いで表出されたSiO□被膜6上に、前記上部篩電極
8上を所定の幅だけ広く覆う第2のレジストパターン1
2を形成し、これをマスクにし〔弗酸(HF)十弗化ア
ンモン(N)14F))混液によりSiO□被膜6をパ
ターニングする。ここで5i02被膜6パターンの周囲
には(llF+NH4F)混液でエツチングされないT
i/Au合金化反応層10が残留表出する。そのためこ
の工程において、5iOz被膜6の下部にアンダカット
部が形成されることはなく、従ってSiO□被膜6の第
1のAuめっき層104B上からの浮き上がり剥離を生
ずることはない。
第1図(i)参照 次いで上記Ti/Au合金化反応層10上に、前記上部
電極8を含む5iOz被膜6パターン上を所定の幅だけ
広く覆う第3のレジストパターン13A及び配線パター
ンに対応し且つ抵抗形成領域に欠如部14を有する第4
のレジストパターン13Bを形成し、これをマスクにし
Auの工・ンチング液である(KI+12)混液により
表出するTi/Au合金化反応層10を除去し、続いて
第1のAuめっき層104B及び第1のAu蒸着層10
4Aを除去する。ここで上面にTi/Au合金化反応層
10を有するAuめっき層104Bと第1のAu蒸着層
104Aからなる下部Au電極4及び抵抗形成領域に欠
如部14を有するAu配線4Lが形成される。そして更
に、表出する第1のNiCr層3をIIcIによりエツ
チング除去する。
なお上記エツチングにおいて、Ti/Au合金化反応層
のエツチングレートはAuとほぼ同等なので、SiO□
被膜6の下部にアンダカット部を生ずることはない。
第1図(j)参照 次いで表出するTaN層2上に抵抗体パターンに対応す
る第5のレジストパターン15を形成し、これをマスク
にし〔11F+硝酸(HNO3) )混液によりTaN
層2のエツチングを行って前記配線41.の欠如3 4 部14を接続するTaN抵抗2Rを形成し、以後図示し
ないが、キャパシタの上部Au電極8とAu配線3L間
のAu’Jボン等による接続、被覆絶縁膜の形成等がな
されて本発明の方法によるMIMキャパシタを具備する
MICが完成する。
以上実施例に示すように本発明の方法によれば、Au電
極−3iO□誘電体膜−Au電極構造のキャパシタを形
成する際、SiO□誘電体膜が下部のflu電極上から
浮き上がって容量の減少や断線等を生ずることがなくな
る。
なお本発明の方法は上記のようなMIMキ中バシクに限
らず、その他種々の構成に適用され得るものであり、例
えばAu配線上に絶縁膜即ち絶縁物被膜を被着する際に
も適用され、その場合はAu配線上から絶縁膜が剥離す
るのを防止する効果を生ずる。
また本発明の方法はAu及びAu以外の貴金属からなる
電極や配線上にSiO□及びそれ以外の絶縁物被膜を被
着する際にも適用され、絶縁物被膜の浮き上がり剥離を
防止する効果を生ずる。
更にまた本発明の方法は、貴金属以外の金属からなる電
極配線上に」1記絶縁物被膜を被着する際にも適用され
、同様の効果を生ずる。
〔発明の効果〕
以上説明のように本発明の方法によれば電極配線上に絶
縁膜を被着する際に電極配線上から絶縁膜が剥離するの
が防止され、MIMキャパシタを具備したMICにおい
てはMIMキャパシタの容量の減少や断線が防止されて
製造歩留りや信頼性が向上する。
【図面の簡単な説明】
第1図(a)〜(j)は本発明の方法の一実施例の工程
断面図、 第2図は本発明の一実施例に係るMICの模式第3図(
a)〜(b)は従来方法の工程断面図、第4図は従来の
問題点を示す工程断面図である。 5 6 図において、 1は絶縁物基体、 3は第1のNiCr層、 5はTi層、 2はTaN層、 4は下部Au電極、 6ば5iO7層、 10はTi/八U合金化反応層、 11.12.13.15はレジストパターン、14はへ
〇配線の欠如部、 104八は第1のへU蒸着層、 104Bは第1の篩めっき層、 108Aは第2のAu蒸着層、 108Bは第2の八Uめっき層 を示す。 ) 〕 イ N 艶

Claims (1)

  1. 【特許請求の範囲】 第1の金属基体上に絶縁物被膜を形成するに際して、 該第1の金属基体上に該第1の金属と異種の第2の金属
    膜を被着する工程、 熱処理により該第1の金属基体と該第2の金属膜との界
    面に相互拡散による該第1の金属と第2の金属との合金
    化反応層を形成する工程、 残留する該第2の金属膜を除去して該合金化反応層を表
    出せしめる工程、 該合金化反応層上に絶縁物被膜を堆積する工程を含むこ
    とを特徴とする絶縁物被膜の形成方法。
JP14890489A 1989-06-12 1989-06-12 絶縁物被膜の形成方法 Pending JPH0312950A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP14890489A JPH0312950A (ja) 1989-06-12 1989-06-12 絶縁物被膜の形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP14890489A JPH0312950A (ja) 1989-06-12 1989-06-12 絶縁物被膜の形成方法

Publications (1)

Publication Number Publication Date
JPH0312950A true JPH0312950A (ja) 1991-01-21

Family

ID=15463270

Family Applications (1)

Application Number Title Priority Date Filing Date
JP14890489A Pending JPH0312950A (ja) 1989-06-12 1989-06-12 絶縁物被膜の形成方法

Country Status (1)

Country Link
JP (1) JPH0312950A (ja)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS50114170A (ja) * 1974-02-15 1975-09-06
JPS61188959A (ja) * 1985-02-18 1986-08-22 Toshiba Corp 集積回路用キヤパシタ−の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS50114170A (ja) * 1974-02-15 1975-09-06
JPS61188959A (ja) * 1985-02-18 1986-08-22 Toshiba Corp 集積回路用キヤパシタ−の製造方法

Similar Documents

Publication Publication Date Title
US5008997A (en) Gold/tin eutectic bonding for tape automated bonding process
US4650543A (en) Method of forming electrode pattern of semiconductor device
US20030025202A1 (en) Semiconductor device having an external electrode
US5057453A (en) Method for making a semiconductor bump electrode with a skirt
US4169032A (en) Method of making a thin film thermal print head
US5136363A (en) Semiconductor device with bump electrode
KR20040004713A (ko) 탄성 표면파 장치의 제조방법
JP3587806B2 (ja) 半導体装置及び製造方法
US20070273025A1 (en) Device Comprising Circuit Elements Connected By Bonding Bump Structure
JP3255112B2 (ja) 抵抗内蔵型の配線基板及びその製造方法
JPH03101233A (ja) 電極構造及びその製造方法
JPH04217323A (ja) 半導体装置用バンプ電極の製造方法
JP3096461B2 (ja) 半導体装置及びその製造方法
JPS62155537A (ja) 半導体装置の製造方法
JP3225592B2 (ja) 表面波素子の製造方法および表面波素子の電極パターン
JPH0377327A (ja) バンプ電極形半導体装置およびその製造方法
JPH03112135A (ja) 半導体装置およびその製造方法
JP3802211B2 (ja) 半導体装置の電極構造、および半導体装置における電極構造の製造方法
JPS5913345A (ja) 半導体装置
JPH02198141A (ja) 半導体装置のバンプ電極の製造方法
JPH0342834A (ja) 半導体装置
JPS61144034A (ja) 転写バンプ基板の製造方法
JPH04162532A (ja) 半導体装置
JP2002252447A (ja) 配線基板
JPH11307310A (ja) 薄膜サーミスタ